Преобразователь последовательного кода в параллельный

 

Изобретение относится к вычислительной технике и может быть использовано для передачи бинарной информации с помощью сигналов трех уровней напряжения между ЭВМ и периферийными устройствами. Изобретение обеспечивает прием, обработку и преобразование одного бита информации за время, равное длительности этого бита информации, чем достигается повышение быстродействия преобразователя. Преобразователь содержит согласующий блок 1, элементы 2, 3, 12, 13, и 14 задержки, элемент ИЛИ 4, сдвигающий регистр 5, счетчики 6 и 7 импульсов, элементы И 8, 9, 10 и 22, дешифратор 11, сумматоры 15, 16 и 17, блоки 18, 19 и 20 сравнения, инвертор 21, формирователь 23 импульсов и генератор 24 импульсов. 1 ил.

СОЮЗ СОВЕТСКИХ

COLlHAËÈÑÒÈ×ЕСНИХ

РЕСПУБЛИК

„.80„„1615

А1 (51)5 Н 03 М 9/00

34ЕОЮЗЦЩ

ЙМБХЮ- I <, - Щ„Я

0ПИСАНИЕ HSOBPETEHMR

И АВТОРСКОМ,Ф СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ

ПО ИЗОБРЕТЕНИЯМ И ОТНРЫТИЯМ

ПРИ ГКНТ СССР (21 ) 44201 70/24-24 (22) 03.05.88 (46) 23.12.90. Бюл. Р 47 (72) Л.В.Друзь и 1О.П.Рукоданов (53) 681.325(088.8) (56) Авторское свидетельство СССР

Р 924696, кл. Н 03 М 9/00,-1982.

Авторское свидетельство СССР 1 1229968, кл. Н 03 М 9/00, 1984. (54) ПРЕОБРАЗОВАТЕЛЬ ПОСЛЕДОВАТЕЛЬНОГО

КОДА В ПАРАЛЛЕЛЬИИЙ (57) Изобретение относится к вычислительной технике и может быть использовано для передачи бинарной информации с помощью сигналов трех уров2 ней напряжения между ЭВМ и периферий" ными устройствами. Изобретение обеспечивает прием, обработку и преобразование одного бита информации за время, равное длительности этого бита информации, чем достигается повышение быстродействия преобразователя.

Преобразователь содержит согласующий блок 1, элементы 2, 3, 12, 13 и 14 задержки, элемент ИЛИ 4, сдвигающий регистр 5, счетчики 6 и 7 импульсов, элементы И Я, 9, 10, и 22, дешифратор 11,сумматоры 15, 16 и 17, блоки

18, 19 и 20 сравнения, инвертор 21, формирователь 23 импульсов и генератор 24 импульсов. 1 ил.

1615891

Изобретение относится к вычислительной технике и может быть использовано для передачи бинарной инфор- ыции с помощью сигналов трех уровней напряжения между "3RI и периферийны5 ми устройствами.

Целью изобретения является повышение быстродействия преобразователя, На чертеже приведена функциональая схема преобразователя.

Преобразователь содержит согласуюй блок 1, первый 2 и второй 3 элеенты задержки, элемент ИЛИ 4, сдвиающий регистр 5, первый 6 и второй 7 iq счетчики импульсов„, первый 8, вто рой 9 и третий 10 элементы И„ дешиф«ратор 11, третий 12> четвертый 13 и 1ятый 14 элементы задержки, первый

l15, второй 16 и третий,7 сумматорь, :первый 18,второй 19 и третий 20 блоки сравнения,инвертор 21,четвертый эле:мент И 22,формирователь 23 импульсов и " енератор 24 импульсов, Кроме того, Па схеме обозначены первый 25 и RTo 25 рой 26 входы преобразователя., первый

37 второй 28 и тре ий 29 выходы

Преобразователя.

Преобразователь работает следую дим образом. ЗО

В исходном состоя::ии счетчики 6 и обнулены (цепи на;альной установки

1яе показаны), Входное слово информа1-,ии подается на вход 25 последователь о бит sa битом. При этом входные

$ сигналы Определяются TppI ÿ у).овнями

Напряжения +U, -П, О. ИнформационПь|й бит "1 кодируется уровнями:Б, Информа,HGFIIIbIH бит 0 — уровнем 0

При,.плительности импульса и паузы (ну-щ денс ". Сит) Т, Начало слова кодируетО вя импульсом двойной длительности 2Т уравнен +U-. Положительные импульсы разрядов слова поступают на входы элемента 2 задержки, отрицательные импульсы — на вход элемента 3 задержки. Элементы 2, 3 и 13 задержки с максимальной задержкой сигнала на вы" ходе T имеют определенное число от"Q водов, сигналы с которых подаются на входы соответствующих сумматоров 15 17. Последние определяют сумму единичных сигналов на выходах соответ=твующих элементов 2, 3 и 13 задержки с учетом входных сигналов на эти элементы. Коды сумм единиц с выходов сумматоров 15-17 подаются на первые входы соответствующих блоков 18-20 равнения, на вторые входы которых по входу 26 постоянно поступает код порогового числа. Если сумма единиц на выходе соответствующего сумматора пре» вышает это пороговое число, то на выходе соответствующего блока сравнения формируется выходной сигнал.

Для импульсов начала слова совпадение сигналов на выходах блоков 18 и 20 сравнения выявляется элементом

И 22. Импульс с выхода последнего подается на вход формирователя 23, который формирует узкий импульс. Этот импульс опрашивает элемент И 10 и через элемент 14 задержки обнуляет счетчик 7 и синхронизирует с этого момента работу генератора 24. Последний формирует последовательность импульсов с периодом следования То,которая поступает через элемент И 9 на вход регистра 5 и тактовый вход счетчика 7. Импульсы, соответствующие положительным входным сигналам, с выхода блока 18 сравнения и отрицательным — с выхода блока 19 сравнения подаются на входы элемента ИЛИ 4 и далее на информационный вход сдвигающего регистра 5, в котором накапливается параллельный код входного слова, и на вход счет--..ика б по модулю два. После выдачи числа импульсов, состветствующих количеству разрядов слова, дешифратор

11 формирует сигнал, который запрещает счет им ульсов в счетике 7, через инвертор 21 закрывает элементы 9 и 10 и прекращает сдвиг информации в регистре

5. В последнем

Кроме того, сигнал с выхода дешифратора 11 через элемент 12 задержки опрашивает элемент И 8. При правильной четности принятого кода счетчик

6 выдает сигнал„ который через элемент И Я, выдается на выход 28 преобразователя в виде сигнала "Информация готова". При неправильной четности принятого кода сигнал на выходе счетчика 6 отстутсвует, элемент И 8 закрыт и сигнал "Информация готова" не выдается, В случае, если в результате действия помех в процессе приема слова на вход 25 преобразователя подается случайный двойной импульс признак начала слова, то формируется внеочередной импульс на выходе формирователя 23. Так как процесс приема слова еще не закончен, то сигнал на выходе дешифратора 7 отсутствует и

5 1615891 элемент И 10 сигналом с выхода инвертора 21 подготовлен к открыванию.Импульс с выхода формирователя 23, через элемент И 10 выдается на выход

29 преобразователя в виде сигнала ошибки.

Формула изобретения

Составитель Б.Ходов

Редактор М.Бланар Техред М.яндык Корректор В.Гирняк

Заказ 3997 Тираж 656 Подписное

ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР

113035, Москва, Ж-35, Раушская наб., д. 4/5

Производственно-издательский комбинат "Патент", г.ужгород, ул. Гагарина,101

Преобразователь последовательного кода в параллельный, содержащий согласующий блок, вход которого является гервым входом преобразователя, первый и второй выходы соединены с входами одиноименных элементов задержки, элемент ИЛИ, выход которого соединен с информационным входом сдвигающего регистра, выходы которого являются первым выходом пре- . образователя, счетчики импульсаву первый, второй и третий элементы И, выход первого счетчика импульсов соединен с первым входом первого элемента И, выход которого является вторым выходом преобразователя, выходы второго счетчика импульсов соединены с соответствующими входами дешифратора, отличающийся тем, что, с целью повышения бистродействия преобразователя, в него введены третий, четвертый и пятый элементы задержки, сумматоры, блоки сравнения, инвертор, четвертый элемент И, формирователь импульсов и генератор импульсов, выход которого соединен с тактовым входом второго счетчика импульсов и с первым входом второго элемента И, выход которого соединен с тактовым входом сдвигающего регистра, выход дешифратора соединен непосредственно с управляющим входом второго счетчика йй== пульсов, через инвертор с вторым входом второго элемента И и с первым входом третьего элемента

И, и через третий элемент задержки с вторим входом первого элемента

И„ первые выходы первого элемента задержки соединены с соответствующими первыми входами первого сумматора, выход которого соединен с первым входам первого блока сравнения, выход катарага со:,динен с первым входом элемента И И и с первым входам четвертага элемента И, выходы второго элемен-.à задержки соединены с соответствующими первыми входами второго сумматора, выход которого соединен с первым входом второго блока сравнения, выход которого соединен с вторым входом элемента ИЛИ, второй выход первого элемента задержки соединен с первым входам третьего сумматора и с входом четвертого элемента задержки, выходы которого соединены с соответствующими вторыми входами третьего сумматора, выход

25 ка:-араго соединен с первым входом третьего блока сравнения, выход которого с оединен с вторым входом четвертого элемента И, вторые входы первого и второго сумматоров подключены соответственна к первому и второму выходам согласующего блока, выход четвертога элемента И соединен с входам формирователя импульсов, выход котора"o соединен непосредственно с вторым входом третьего элемента И и через пятый элемент задержки с установленным входом второго счетчика импульсов и с входом генератора импульсов, вход первого счетчика им40 пульсов подключен к выходу элемента

ИЛИ, вторые входы первого, второго и третьего сумматоров объединены и являются вторым входом преобразователя, выход третьего элемента И является

45 третьим выходом преобразователя.