Устройство обмена данными

 

Изобретение относится к вычислительной технике и может быть использовано для построения высокопроизводительных процессоров или систем с магистральной структурой. Устройство обмена данными содержит блок 1 дешифрации номера регистра, блок 2 встроенного контроля, группу п регистров 3, коммутатор 4. Блок 2 встроенного контроля содержит п элементов ИЛИ 8, п триггеров 9, п формирователей 10, элемент И 11, дешифратор 12. Сущность изобретения заключается в проверке с помощью введенного блока контроля количества записанных и считанных слов во вспомогательный процессор из центрального процессора и наоборот . Процесс анализа заключается в проверке состояния триггеров при формировании сигналов записи и считывания . Изобретение позволяет повысить достоверность обмена информации.1 ил. с S

СООЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК (51}5 С 06 F 15/16

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К А ВТОРСКОМ,Ф СЮЗДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ

ПО ИЗОБРЕТЕНИЯМ И ОЧНРЫТИЯМ

ПРИ ГКНТ СССР

1 (21) 4669284/24 . (22) 30.03.89 (46) 07.01.91. Бюг. Р 1 (72) К.Я.Ваврук (53) 68 1.325(088.8) (56) Авторское свидетельство СССР

Р 1474647, кл. С Об F 9/46, 1987.

Авторское свидетельство СССР

Р t325497, кл. С 06 F. 15/16, 1986. (54) УСТРОЙСТВО ОБМЕНА ЛАИ11ЬКИ (57) Изобретение относится к вычислительной технике и может быть r спользовано,1дя построения высокопроизводительных процессоров или систем с магистральной структурой. Устройство обмена данными содержит блок 1 дешиф„„SU; > 619290 А 1

2 рации номера р: гистра, блок 2 встроенного контроля, группу п регистров 3, коммутатор 4. Блок 2 встроенного контроля содержит и элементов ИЛИ 8, и триггеров 9, и формирователей 10, элемент И 11, дешифратор 12. Сущность изобретения заключается в проверке с помощью введенного блока контроля количества записанных и считанных слов во вспомогательный процессор из центрального процессора и наоборот. Процесс анализа заключается в проверке состояния триггеров при формировании сигналов записи и считывания. Изобретение позволяет повысить достоверность обмена информации. 1 ил .

1619290

Изобретение относится к вычислительной технике и может бить использовано для построения высокопроизводительных процессоров или систем с магистральной структурой.

Цель изобретения — повышение достоверности обмена путем анализа количества записанных и считанных дан-. ных. 10

FIa чертеже приведена функциональная .схема устройства.

Устройство содержит блок 1 дешифрации номера регистра, блок 2 встроенного контроля, группу и регистров 3, коммутатор 4, запоминающий блок 5 бло ка 1, регистр 6 блока 1,.дешифратор

7 блока 1, и элементов ИЛИ 8 блока

2, и триггеров 9 блока 2, и формирова-, телей 10 блока 2, элемент И 11 блока

2, дешифратор 12 блока 2, шину l3 уп-. равления, нину 14 данных, центральный процессор 15, вспомогательный процессор 16, шину 17 адреса.

Устройство работает следующим об- 25 разом.

По шине 13 поступает сигнал начальной установки, устанавливающий триггери 9 в нулевое состояние. Центральный процессор 15 управляет системой, куда входит и вспомогательный про. — ., цессор 16. При этом по шинам 17, 14 и

13 передаются соответственно адрес, данные и сигналы управления. Блок 1 дешифрации номера регистра настроен на "подслушивания" шины 17 адреса, т.е. когда на шине присутствует ад-, рес, по которому передается операнд для процессора 16,.блок 1 формирует сигнал на ОднОм из сВОих выхОдов ука 40 зивая, какой по порядку операнд готов для записи в регистры 3.

При этом с блока 5 считывается порядковый номер операнда, записанный 45 в него предварительно. Номер операнда .по сигналу на входе стробирования, адреса устройства записывается в регистр 6. Из информации на выходе регистра 6 дешифратор 7 формирует сиг- у нал единичного уровня, на одном из выходов. Этот сигнал поступает на вход элемента ИЛИ 8 (на втором входе элемента 8 - сигнал нулевого уровня) и из него на синхровход соответствующего триггера 9„, устанавливая его в единичное состояние. Из сигнала единичного уровня на выходе формирователя 10; формируется импульс, поступающий на вход выборки соответствую ( щего регистра 3.

В это время на шине 14 данных готовы данные для записи, .которые по входу стробирования данных записываются в тот регистр 3, на входе выборки которого находится импульс. После записи всех операндов для процессора 16 все триггеры 9 установлены в единичное состояние и во все регистры

3 записаны операнды. После записи всех операндов процессор 15 выдает признак по шине 13 управления процессору 16, свидетельствующий о готовно;,сти. данных.

Процессор 16 производит считывание данных из регистров 3 следующим образом. На адресном выходе процессора

16 формируется адрес, .который поступает на входы коммутатора 4. По этому адресу на выход коммутатора 4 поступает информация из соответствующего регистра 3. Одновременно адрес поступает на входы дешифратора 12, на одном из выходов которorо формируется, сигнал единичного уровня, который через соответствующий элемент ИЛИ 8 поступает на синхронход триггера 9, устанавливая его в противоположное со-, стояние (т.е. в нулевое состояние).

После считывания всех операндов все триггеры 9 установлены в нулевое состояние и, соответственно, на инверсных выходах будут сигналы единичного уровня, которые формируют .на выходе элемента И 11 сигнал единичного уров ня, поступающий по разряду шины 13, например, в регистр состояния процессора 16. После считывания операндов процессор 16 анализирует регистр состояния. Нулевая информация в разряде, поступающем из элемента И .11, свидетельствует о неисправности при обмене данными, т.е. записалось и считалось разное количество операндов или по одному из адресов производились неоднократно запись или считывание. После выполнения.програм-. мы процессор 16 выдает в процессор

15 сигнал об окончании вычисления после чего процессор 15 производит установку триггеров 9. Работа устройства возобновляется.

Формула изобретения

Устройство обмена данными, содержащее блок деиифрации номера ре1619290

Составитель Л.Логачева

Техред Л.Сердюкова Корректор Л.Пилипенко

Редактор Н.Тупица

Заказ 49 Тираж Подписное

ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР

113035, Москва, Ж-35; Раушская наб., д. 4/5

Производственно-издательский комбинат "Патент", г.Ужгород, ул. Гагарина,!01 гистра, информационный вход которого соединен с первым адресным входом устройства, управляющий вход — с вхо дом стробирования адреса устройства, . группу и регистров, информационные входы которых. подключены к информационному входу устройства, а синхровходы - к входу стробирования данных устройства, выходы и регистров группы подключены соответственно к ин формационным входам коммутатора, управляющий вход и выход которого подключены соответственно к второму адресному входу устройства и к информационному выходу устройства, о т— л и ч а ю щ е е с я тем, что, с целью повышения достоверности обмена, в него введен блок встроенного контроля, содержащий п элементов ИЛИ, дешифратор, элемент И,п триггеров и и формирователей, выходы которых подключены соответственно к входам

:выборки и регистров группы, а входы—

i5 к прямым выходам п тригг ер о з со о т. ветственно, инверсные выходы которых соединены соответственно с установочными входами п триггеров и с входами элемента И соответственно, выход которого является управляющим выходом устройства, первые входы и элементов ИЛИ соединены. соответствен" но с выходами блока дешифрации номера регистра, вторые входы — с выхода15 ми дешифратора соответственно, вход которого соединен с вторым адресным входом устройства, выходы и элементов HJIH соединены соответственно с синхровходами п триггеров, входы

20 сброса которых соединены и подключенй к входу установки устройства.