Электронная вычислительная машина для ускоренной обработки запросов прерываний

 

СОЮЗ СОВЕТСНИХ СОЦИАЛИСТИЧЕСНИХ

РЕСГ1УБЛИН

ГОСУДАРСТВЕННЫЙ НОМИТЕТ

flQ ИЗОБРЕТЕНИЯМ И ОТНРЫТИЯМ

ПРИ ГННТ СССР (21) 4473434/24 (22) 12,07.88 (46) 15 01. 91. Вктп. N 2 (72) B -, В. Голицын, В. П., 1(!нь(р ев и В,В. Пар(.(Оь(ов (53) 68 1.325(088 .8) (56) Авторское свт(детельст(!o СССР

N - 1126957, кл. С 06 Г 9/46, 1984.

Uентральный проце(.сор Э(!(1 т(Т(ь1

СМ 1800, 2201. Техническое описани» и инструкция по эксплуятацт(Т! 3 055, т)О 3 ТО, с . 9, (54) ЭЛЕКТРОННАЯ Г>ЫЧИС)ПП Г(ХП>НЛЯ МЛШИНА )1ЛЯ УСКОРЕННО)! ОВРЛН()ТЫ! ЗАПРОСОВ ПРЕРЫВАНИ)Т (57) Изобретение относится к вычислительной технике и предназначено для управления в реальном масштабе времени исполнительными органами технологического оборудования с больп(им количеством источников прерываний„

Цель изобретения — раси(прение области применения за счет возможности

Изобретение относится к вычислительной технике и предназначено для управления в реальном масштабе времени исполнительными органами технологического оборудования с большим количеством источников прерываний, Целью изобретения является расширение области применения за счет возможности обслуживания произвольного числя источников прерывания.

На фиг. 1 приведена блок-схема

ЭВМ; на фиг. 2 — схема узла микропроцессора; на фиг. 3 - принцдпиаль

ÄÄSUÄÄ 1621029 А 1 (5)) 5 С 06 )I 9/46 15/00 обслуживания пр(!изнольнот о чи(ля ис— точников прерываний, ЭВМ содержит оперяиионти(й блок, блоки т!((тониной, оперативной и внешней памяти, узел организации цикла прерынан((й, злемент

И НГ (ш(фря1 Ор, сч(гчик, Олем(.нг И! 111, узел ф(рмпр Овя ния номера с тр i!(I(I!I! (тамя и, .ц((I (pf(г 11, у. Зе!! захвата, 1(на ((п(н?(ых фо)!и((рот!я Г calf(1 (К (((coo источни кот! 1(P (PbIBA !(IIII ) 61(0!(oB и !(и (П(в ализа п((и пр(!)!! (((ан((й, Прн обнаружена(и зяпрoc1 прерви!Пния о(у((ТО(.т (чтя ется занесение н ()я(ко!!pон(!!!!(ею Рб((ясть блО= ка Он (1! с1 т(! нной т(я мят(! я прес а пот(про граммы об(.!(уж((в!!и!(я прерывания из блока вне(!!ней памяти. I)TE)IIIP ин()ТОР— мации из блока внешней памяти производится I(o адресу, соответствуюшему коду номера источ(н(кя прер((ватп я, Затем м((кроир оцесс ор I(cp pxoдит в режим прерывания, используя информацию из <1п(ксир Овя н ной области л ока оперативной памяти как адрес подпро-( граммы обслуживания прерывания. 7 ил. ная схема узла захвата; ня фиг. 4 то же, узла организации цикла ITpppbf вания; на фиг. 5 — то же, узла формирования номера страницы памяти; на фиг. 6 — то же, узла формирования запроса прерываний; на фиг. 7 — шифра. тор начала прерывания, один из возможных вариантов реализации.

ЭВМ (фиг, 1) содержит оп ерационный блок 1, блоки постоянной (ПЗУ) ? и оперативной 3 памяти, гтины данных 4 и адреса 5, шинньпт формирователь 6, внешнюю шину 7.адреса, шинньп mop1621029

40 мироват ель- 8, внешнюю шину 9 данных, блоки 10 инициализации прерывания, узел 11 формирования запросов прерываний, элемент И 12,. шину 13 подтверждения захвата, блок 14 внешней памяти (ПЗУ), узел 15 формирования номера страницы памяти, счетчик 16, узел 17 захвата, элемент ИЛИ 18, элемент И 19, элемент И-НГ 20, узел 10

21 Органиэации цикла прерываний, шину

22 синхронизации, шифратор 23, шину

24 захвата.

Блок 1 (фиг. 2) выполнен.в соответствии со стандартными. рекоменда- 15 циями и содержит микропроцессор 25 (микросхема типа КР580ИК80), системный контроллер 26. (микросхема

КР580ВГ28), генератор 27 тактовых импульсов (микросхема КР58ОГФ24), блок 20

28 приоритетного прерывания (микросхема К580ИК14), регистр 29 кода прерывания (микросхема К589ИР12), стробируемый дешифратор 30 адреса, элементы НЕ 31. 25

Узел 17 захвата (фиг. 3) содержит триггеры 32 и 33, элементы И 34 и

ИЛИ 35, элемент 36 развязки, элементы И 37-38 и формирователь 39 импульса. 30

Узел 21 организации цикла прерываний (фиг. 4) содержит триггеры 40 и 41 и элемент И 42.

Узел 15 формирования номера страницы памяти (фиг. 5) содержит группы

43 и 44 элементов И, вход 45 кода номера страницы памяти.

Узел 11 формирования запроса прерываний (фиг. 6) содержит элемент

И 46, триггер 47, элемент И 48, блок 49 элементов И, элемент И 50, триггер 51, элемент 52 развязки, вход 53 кода номера источж ка прерываний.

Шифратор (фиг, 7) содержит элемент ИЛИ-НЕ 54 и элемент И 55.

3ВМ работает следующим образом.

В процессе изготовления для управйения конкретным технологическим

Ъ оборудованием во внутреннее ПЗУ

:,(блок 2 постоянной памяти) заносится .комплекс программ управления этим оборудованием, в том числе программы обработки прерываний от узла 11. Ко- ды начальных адресов этих программ обработки прерываний фиксируются во

55 внешнем. ПЗУ вЂ,блок 14 внешней памяти (для микропроцессора типа К580ИК80 .каждый код адреса .занимает две ячейки памяти ПЗУ 14), B качестве блока

14 может бьггь применена, например, микросхема типа К556РТ5, имеющая органиэацию 512 х 8 бит, в которой может бьггь размещено до 256 кодов адресов прorрамм обработки прерываний. Согласно размещению кодов адресов в блоке 14. устанавливается код номера источника прерывания на входе

53 в каждом из узлов 11. В зависимости от объема используемого ПЗУ 2 настраивается дешифратор обращения к ОЗУ (блок.3 оперативной памяти) так, чтобы адрес первой ячейки ОЗУ 3 следовал непосредственно за адресом последней ячейки внутреннего ПЗУ 2 (встроенные дешифраторы обращения к внутреннему ПЗУ 2 и ОЗУ 3 на чертеже не.показаны). Выход блока 15 настраивается на обращение к первой ячейке ОЗУ 3, а в последнюю ячейку

ПЗУ 2 вносится код команды безусловного перехода (команда ТИР).

При включении напряжения в цепи

"Общий сброс" (не показано) вырабатывается импульсный сигнал, которым устанавливаются в исходное состояние триггеры 32, 33 узла 17 захвата, триггеры 40, 41 узла 21 организации цикла прерывания, счетчик 16 дополнения адреса, триггеры 47, 51 во всех узлах 11, блок 28 приоритетного прерывания, регистр 29 кода прерывания и микропроцессор 25.

В результате на входах ТЗ операционного блока 1, ПЗУ 14, стробирующем вхопе узла 15, входе ТПР блока 1 установятся уровни логического нуля, счетчик команд (не показан) микропроцессора 25 установится в начальное (нулевое) состояние и микропроцессор 25 будет выполнять программу обслуживания технологического оборудования, Текст этой программы зафиксирован в ПЗУ 2„При этом информационные выходы регистра 29 кодов прерывания, узла 15, ПЗУ 14 нерево- . дятся в высокоимпедансное состояние.

При этом информация между микропроцессором 25, постоянной памятью 2 и оперативной памятью 3 и внешними устройствами циркулирует. через контроллер 26 по шинам 4, 5, 7, 9 стандартным.путем.

Когда в процессе функционирования на тактирующем входе триггера 47 одного из узлов 11 сформируется импульс, запроса прерывания, на его. выходе

21029

50 и ся завершение параллельно-последовательной передачи адреса запрашиваемой программы обработки прерывания из

ПЗУ 14 в фиксированную область ОЗУ 3.

Кроме того, произойдет очередное пере55. ключение счетчика 16 дополнения адреса, результате чего на первом выходе его е1 н установится сигнал логического 0

l t 11 а на втором — сигнал логическои который, пройдя. через блок 15. шинный

16 установится сигнал. логической единицы, и по приходу тактового импульса на второй вход (нумерация входов блоков в описании идет сверху вниз) с едьмог о эл емента И 46 пр оиз ойдет переключение триггера. 51 этого узла

11, сигнал с его выхода через элемент

52 развязки поступит на третий вход. первого элемента И 19. Очередной тактовый импульс сформирует на выходе элемента И 19 импульс, которым осуществится переключение триггера 32 в узле 17 захвата и триггеров 40.и 41 в узле 21 организации цикла прерывания. Сигнал с второго выхода узла

21 заблокирует прохождение тактовых импульсов через элемент И 19, причем его первый выход подготовит к передаче сигнал с второго выхода счетчика

16 через элемент И-HE 20, заблокирует прохождение сигнала с линии захватя магистрали 24 через элемент И 37, затем сигнал логической единицы с выхода триггера 32 через элемент

ИЛИ 35 установит сигнал ТЗ на входе блока 1, через элемент 36 развязки установит сигнал "Захват 1 на линии захвата магистрали 24 и подготовит элемент И 34 к прохождению сигнала с выхода ПЗ блока 1 .по линии 13.

Сигнал ТЗ, поступая на вход НОЫ) микропроцессора 25, переводит его в режим захвата, в результате чего все выходы микропроцессора 25 переводятся в высокоимпедансное состояние (адрес, данные и прочие), а на выходе

НЕПА появляется сигнал логической единицы, который переводит в высокоимпедансное состояние все выходы контроллера 26, подготавливая тем самым шины 4, 5, 9 к использованию схемой описываемого устройства. Этот же сигнал с выхода ПЗ блока 1 поступает на линию 13 и третий вход узла

17 захвата„. Распространяясь через элементы И 1?, сигнал подтверждения захвата достигнет активного блока 10, и на элементе И 12 этого блока дальнейшее прохождение его будет заблокировано. Этот сигнал поступит на второй вход элемента И 48 активного узла 11, пройдя на выход элемента И 48, возвратит в исходное состояние триггер 47, подготовит прохождение сигнала с разряда А1 шины 7 адреса через элемент И 50 и переведет в активное состояние блок элементов

И 49, в результате чего код.иденти5

l5

45 фикатора активного источника прерывания с входов 53 номера источника прерыва пюя. через блок 49 установится на шине 9 данных. магистрали внешних устройств. Этот код не может быть искажен источниками прерывания более высокого приоритета даже если в течение описанного процесса педейдут в активное состояние триггеры

47, так как прохождение сигнала через эл ементы И 46 этих ис точ ников будет заблокировано сигналом захвата на линии 24 захвата магистрали.. Сигнал подтверждения захвата, пройдя через элемент И 34 на второй выход узла

17 захвата, переведет в активное состояние блок 15 формирования страницы адреса ОЗУ, ПЗУ 14 и заблокирует работу регистра шинного формирователя

8, в результате чего шина 9 данных магистрали внешних устройств настроится на передачу кода идентификатора от активного узла 11 к адресным входам ПЗУ 14. Помимо этого, сигнал с выхода элемента И 34 запустит формирователь 39 импульса. Ela время действия импульса с выхода формирователя 39 импульса блокируется прохождение сигналов с тактирующего входа узла 17 захватя через элемент И 38„

Этим гарантируется завершение переходных процессов в магистрали внешних устройств и установление действительной информации на выходах

ПЗУ 14 и блока 15„Очередной тактовый импульс Ф2 блока 1 пройдет через элемент И 38 и с третьего выхода узла 17 захвата через элемент ИЛИ 18 запишет первый байт адреса программы обслуживания прерывания в первую ячейку ОЗУ 3. Задним фронтом этого импульса осуществится переключение счетчика 16, на выходе внешнего ПЗУ

14 установится код второго байта адреса программы обслуживания прерывания, а на выходе узла 15 установится код адреса второй ячейки ОЗУ 3. Следующим тактовым импульсом осуществит1621029

Формирователь 6, по линии А1 шины 7 адреса на первый вход элемента И 50 активного узла 11, произведет уста-. новку в исходное состояние триггера

51 этого узла 11. В результате сни- мается сигнал запроса прерывания с линни 22 коллективного пользования, выключается блок 49 и.освобождается шина 9 данных магистрали внешних устройств. Кроме того, сигнал с второго выхода счетчика 16 дополнения адреса через второй вход узла 17 захвата установит в исходное состояние триггер 32, сняв при этом сигнал с входа ТЗ блока .1 и сигнал требования захвата с линии 24. Одновременно сигнал с второго выхода счетчика 16 дополнения адреса, пройдя через элемент И 20, установит сигнал логи- 20 ческой единицы на входе ТПР блока 1, Если к описываемому моменту времени потребуется обслуживание прерывания для источника с более высоким приоритетом, чем приоритет, присвоенный описываемому устройству (сигнал на входах R5...R7 блока 28 прерывания), например, обслуживание внутреннего таймера и т.п., требование прерывания от устройства ставится в очеоепь

1 на обслуживание, и при обслуживании . прерывания более высокого приоритета, сопровождаемого изменением сигналов ЦПР и РПР узла микропроцессора 1, состоян е описываемого устройства 35 не изменяется, так как для этих прерываний.шифр кода прерывания, выдаваемый с выхода DO регистра 29, не совпадает с шифром кода, реализованного в шифраторе 23 начала прерыва40 ния. Этим исключается потеря заявок на обслуживание от описываемого устройства. Кроме того, если в описываемый отрезок времени на линии 22 коллективного пользования одним из источников 11 прерывания будет выставлен запрос прерывания, начало его

- обслуживания будет заблокировано--сигналом с второго выхода узла 21 организации цикла прерывания на первый вход элемента И 19 до момента, когда будет обслужен предыдущий запрос прерывания по линии 23. Если микро,процессор 25 не занят обработкой прерывания более высокого приоритета, 55 он переходит к обслуживанию требования прерывания от описываемого устройства.

В начале обслуживания прерывания на выходе INTF. микропроцессора

25 присутствует сигнал логической единицы, разрешающий реакцию на

TIIP по входу R4. Очередным тактирующим сигналом с выхода SYNG микропроцессора 25 производится фиксация сигнала прерывания (в нашем случае по входу UR), преобразование его в трехразрядный код на выходах АО...А2 блока 28 (для рассматриваемого случая на выходах АО, А1, А2 сформируется код A4). Одновременно с этим на. выходе INT вырабатывается импульс, который фиксирует код прерывания в регистре 29 и выставляет сигнал логической единицы на выходе INT этого регистра.

По завершении выполнения очередной команды программы микропроцессор 25 проверяет значение сигнала на входе

INT. При обнаружении сигнала логической единицы микропроцессор 25 приступает к реализации цикла прерывания. При этом снимается сигнал логической единицы с выхода INTE. В момент выработки сигнала БУМС на шине ЭВ выставляется код слова состояния микропроцессора 25, По сигналу БУМС на выходе STS ТВ генератора 27 слово состояния фиксируется в контроллере 26, в результате чего на выходе INTA контроллера 26 устанавливается сигнал логической единицы. Этот сигнал попготавливает к работе шифратор 23, а также регистр 29 к первому сигналу с выхода DBIN микропроцессора 25. При появлении сигнала логической единицы на выходе DBIN контроллер 26 настраивае-ся на передачу информации с шипы

4 в микропроцессор 25. На информационных выходах регистра 29 выставляется код команды "Рестарт" RST с замешанным в нем по разрядам DÇ...D5 кодом уровня прерывания (например, как показано на фиг. 7, код вектора

"4"), в результате чего сигнал с выхода шифратора 23 начала прерывания возвращает в исходное состояние-счетчик 16 дополнения адреса, триггер

40 узла 21 организации цикла прерывания. Команда RST поступив в микропроцессор 25, отправляет в стек, размещенный в оперативной памяти 3, содержимое счетчика команд микропроцессора 25 и заменяет его кодом вектора прерывания. По месту вектора, выделенного дпя обслуживания прерывания

16? 10

10

9 от описываемого устройства, в ПЗУ 2 размещен общий, не зависящий от функций обработки прерываний фрагмент текста, согласно которому осущест5 вля ется зап»»»та оперативной информации (регистров общего назначения микропроцессора 25) прерванной программы, переход с помощью команды обращения к подпрограмме (команда

CALL) к адресу последней ячейки

ПЗУ 2, откуда команда безусловного перехода, используя фиксированную область ОЗУЗ, передает управление запранн»ваемой программе обработки 15 прерь»ваний„Каждая из программ обслуэ»жвания прерывания заканчивается командой возврата из подпрограммы (например,. команда RET дп я микр опроцессора типа КР580!!К80), в результате чего осуществляется возврат к общему фрагменту текста, в котором производится восстановление оперативной информации прерванной программы, выполняются команды перевода микропроцессо-25 ра 25 в режим разрешения прерыва»»ия и команды выхода из прер»»ва»н»я, Л результате этого сигнал логической единицы с выхода 1!!ТЕ микропропессора 25, пройдя через элемент И 42, возвратит в исходное состоя»»»»е триггер 41 узла 21 opl.al»» al»I«< цикла пре— рывания, и сигнал с второго выхода узла 21 разрешит прохождение сигналов через элементы И 19 и И 37, ра.зре35 шая тем самым реак»л»ю на новый запрос прерывания по линии 22 коллективно» о пользования, Таким образом, при согласованности потока заявок от источников 11 пре— рываний с вычиспитепьиой мощностью микропроцессора 25 настройка »га запрашиваемую программу обработки прерывания осуществляется эа минимально".

Вр емя (д BQ 1»аши н»»ых такта I M Kp GIIp о- 45 цессора 25), чем реализуется поставленная цель ускоренной обработки прерывания практически неограниченного количества источников прерывания для процессоров с узким полем векторов прерывания.

Формула и з о брет ения

Электронная вычислительная машина дпя ускоренной обработки запро55 с ов пр ер ываний, с од ержащая операционньн» блок, блок постоянной памяти, блок оперативной памяти, первый и второй шинные формирователи, причем информационный вход-выход операционного блока через шину данных электронной вычислительной машины соединен с информационным входом-выходом блока оперативной памяти, выходом блока постоянной памяти и первым информационным входом-выходом первого пн»нного формирователя, выход адреса операI ционного блока через шину адреса электронной вычислительной машины соединен с адресньг»»и входами блоков постоянной и оперативной памяти и с первым информационным входом-выходом второго шинного формирователя, выход управ»»е»п»я чтением операционного блока соединен с входами управления чтегп»ем блоков оперативной и постоянной памяти, о т л и ч а ю— щ а я с я тем, что, с целью расширения области применения за счет возможности обепужива»»ия произвольного числа источников прерываний, она допопнитепьно содерж»»т c÷åò ll»ê, блок внешней памяти, элемент ИЛИ-НЕ, элемент И-Н!,, шесть элементов И, два элемента ИЛИ, четьгре триг» ера, формирователь импульса, элемент развязки, две группы элементов И и К (К вЂ” число источников прерываний) блокогэ и» »циа»п»зации прсрьпэаний, причем III,»xn)lbl подтвержде»п»я прерь»BI HI»II p l эрен!ения IIp е!эыва г»г»я и уп— равпегп»я записью операционного блока соединены соответственно с первьпп» входQMH первого и второго элементов

И и ггервого элемента ИЛИ, выход которого соединен с входом записи блока опгратипной памяти, прямой вьгход первого триггера соединен с первым входом .элемента И-!И ., выход которого соед»»»»е»» с входом требования прерь»вания операционного блока, вход требования захвата которого соединен с выходом второго эпемепта ИЛИ, второй вход эпемецта И вЂ” !!Г coel»I»»CI» с выходом старшег0 ра зр яда счетчика, с синхровходом второго триггера и с первым входом первого элемента И первой группы, первый вход второго элемента И первой группы соединен с выходом младшего разряда счетчика и с входом младшего разряда адреса блока внешней памяти, выход которого соединен через шину данных электронной вычислительной ма»IIHHbl с информационным входом-выходом операционного

1621029

?О

5S блока, выход первого элемента И соединен с входом установки в "1". перво- . го триггера и с входом установки в "0" счетчика, синхровход которого соединен с вторым входом первого " элемента ИЛИ, с выходом третьего элемента И, входы номера страницы памяти электронной вычислительной машины соединены с первыми входами элементов И второй группы, выход четвертого элемента И соединен с входом формирователя импульсов, с первым входом третьего элемента И, с входом управления первого шинного формирователя, с входом управления чтением блока внешней памяти и с вторыми входами элементов И первой и второй групп, выходы которых соединены через шину адреса электронной вычислительной MBIUHHbI с адресным выходом операционного блока, вторые информационные входы-выходы первого шинного формирователя соединены через внешнюю шину адреса электронной вычислительной машины с входами старших разрядов адреса блока внешней памяти и с информационными выходами всех блоков инициализации прерываний, информационные входы которых через внешнюю шину данных электронной вычислительной машины соединены с вторым информационным входом-выходом второго шинного формирователя, синхронизируюп ий выход операционного блока соединен с синхровходами всех блоков инициализации пр ерываний, с вторым входом третьего элемента И, с синхровходом четвертого триггера и с первым входом пятого элемента И, второй вход которого соединен с информационным входом четвертого триггера и с выходом шестого элемента И, первый вход которого соединен с инверсным выходом второго триггера и с входом элемента развязки, выход которого соединен с вторым входом шестого элемента И и с входами блокировки всех блоков инициализации прерываний, вход опроса первого блока инициализации прерывания соединен с выходом подтверждения захвата . операционного блока и с первым входом четвертого элемента И, выход опроса

N-го (М = 1, К вЂ” 1) блока инициализации прерываний соединен с входом опроса (М+1) — ro одноименного блока, второй вход четвертого элемента И соединен с прямым выходом второго триггера и с первым входом второго элемента ИЛИ, второй вход которого соединен с выходом четвертого триггера, информационные входы первого и второго триггеров соединены с шиной логического нуля электронной вычислительной машины, выход формирователя импульсов соединен с третьим входом третьего элемента И, инверсный выход первого триггера соединен с третьим входом пятого и шестого элементов И, выходы требования прерывания всех блоков инициализации прерываний объединены через

"МОНТйКНОЕ ИЛИ и соединены с четвертым входом пятого элемента И, .выход которого соединен с входом установки в "1" первого и второго триггеров и с входом установки в "0" третьего триггера, выход которого соединен с вторым входом второго элемента И и с синхровходом первого триггера, третий, четвертый и пятый разряды информационного входа-выхода операционного блока соединены соответственно с первым и вторым входами элемента ИЛИ-HE и с вторым входом первого элемента И, третий вход которого соединен с выходом элемента ИЛИ-НЕ, причем блок инициализации прерывании содержит первый и второй триггеры, с первого по четвертый элементы И, элемент развязки. и блок элементов

И, причем вход запроса прерывания блока инициализации прерываний. соединен с синхровходом первого триггера, выход которого соединен с первым входом первого элемента И, второй и третий входы и выход которого соединены соответственно с входом блокировки и синхровходом блока инициализации прерываний и с входом установки в "1" второго триггера, выход которого соединен с первыми входами второго и третьего элементов

И, с входом элемента развязки, выход которого соединен с входом требования прерывания блока инициализации прерываний, информационные вход и выход которого соединены соответственно с первым входом четвертого элемента И и с выходом блока элементов И, первый вход которого соединен с выходом кода номера источника прерывания блока инициализации прерываний, выход второго элемента И соединен с вторыми входами четвертого элемента И и блока элементов И и с выходом ус!

1621029

13 тановки в "1" первого триггера, выход четвертого элемента И соединен с синхровходом второго триггера,,вход опроса блока инициализации прерываний соединен с вторыми входами второго и третьего элементов И, выход третьето элемента И соединен с выходом опроса блока инициалиэации прерываний, шина логического нуля

5 кот ор ог о соединена с информа ци он ными входами первого и второго триггере», !

621029 162 l 029

1621029

Составитель А. Афанасьев

Техред Л.Сердюкова

Корректор Л. Патай

P едa кт ор А. Мак овс ка я

Заказ 4247 Тираж Подписное

ВНКП1И Государственного комитета по изобретениям и открытиям при ГКНТ СССР

113035, Москва,. Ж-35, Раушская наб,, д. 4/5

Производственно-издательский комбинат "Патент", г. Ужгород, ул. Гагарина, 101