Устройство для формирования серий импульсов

 

Изобретение может быть использовано в системах и устройствах вычислительной техники, автоматики, управления, контроля и диагностики. Цель изобретения состоит в расширении функциональных возможностей за-счет расширения диапазона регулирования и увеличения количества управляемых параметров серии импульсов Цель достигается введением в устройство для формирования серий импульсов коммутаторов 8, 9, 10, элементов И-НЕ 11, 12, 13, элемента И 14, триггера 15 делителя 16 частоты . Устройство также содержит программный блок 1, делители 2, 3, 4 частоты, синхронизатор 5, генератор 6 импульсов и триггер 7. Приведены примеры конкретного выполнения программного блока 1, синхронизатора 5 и временные диаграммы, поясняющие работу устройства. 4 ил

СОК33 СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК (51)5 Н 03 К 3/64

ГОСУДАРСТВЕННЫЙ КОМИТЕТ

ПО ИЗОБРЕТЕНИЯМ И ОТКРЫТИЯМ

ПРИ ГКНТ СССР

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ (21) 4635238/21 (22) 09.01.89 (46) 15.01.91, Бюл. ¹ 2 (72) А.Н,Иванов, Б.П,Шурчков и Н.Н,Яцюк (53) 621,3(088.8) (56) Автооское свидетельство СССР

¹ 1150738, кл, Н 03 К 3/64, 1983, (54) УСТРОЙСТВО ДЛЯ ФОРМИРОВАНИЯ

СЕРИЙ ИМПУЛЬСОВ (57) Изобретение может быть использовано в системах и устройствах вычислительной техники, автоматики, управления, контроля и диагностики. Цель изобретения состоит в расширении функциональных возможно»5U, 1621145 А1 стей за счет расширения диапазона регулирования и увеличения количества управляемых параметров серии импульсов. Цель достигается введением в устройство для формирования серий импульсов коммутаторов 8, 9, 10, элементов И вЂ” НЕ 11, 12, 13, элемента И 14, триггера 15 делителя 16 частоты. Устройство также содержит программный блок 1, делители 2, 3, 4 частоты, синхронизатор 5, генератор б импульсов и триггер 7. Приведен ы и римеры кон крет ного выполнения программного блока 1, синхронизатора 5 и временные диаграммы, поясняющие работу устройства. 4 ил.

1621145

50

Изобретение относится к импульсной технике и может быть использовано в системах и устройствах вычислительной техники, автоматики, управления, контроля и диагностики, Целью изобретения является расширение функциональных возможностей устройства за счет расширения диапазона регулирования и увеличения количества управляемых параметров серии импульсов, На фиг.1 представлена структурная схема устройства для формирования серий импульсов; на фиг,2 — временные диаграммы, поясняющие работу устройства для формирования серий импульсов; на фиг.3 — функциональная схема программного блока; на фиг,4 — функциональная схема синхронизатора.

Устройство для формирования серий импульсов (фиг.1) содержит программный блок 1, вход которого является входом устройства, первый — третий делители 2 — 4 частоты, информационные входы которых соединены соответственно с первым— третьим выходами программного блока 1, синхронизатор 5, первый вход которого соединен с четвертым выходом программного блока 1, генератор 6 и первый триггер 7, первый выход которого является выходом устройства. Кроме того, устройство содержит первый — третий коммутаторы 8-10, причем первые управляющие входы первого и второго коммутаторов 8, 9 соединены соответственно с пятым и шестым выходами программного блока 1, первые выходы первого и второго коммутаторов 8, 9 соединены соответственно с превым и вторым управляющими входами соответственно первого и второго делителей 2, 3 частоты, выходы первого и второго коммутаторов 8, 9 соединены соответственно с первым и вторым информационными входами третьего коммутатора 10, первый управляющий вход которого обьединен с вторым управляющим входом второго коммутатора 9 и подключен к первому выходу первого триггера 7, второй выход которого соединен с первым управляющим входом третьего делителя 4 частоты, вторым управляющим входом третьего коммутатора 10, выход которого соединен с вторым входом синхронизатора

5 и первым входом первого триггера 7, второй вход которого соединен с первым выходом синхронизатора 5, второй выход которого соединен с вторым управляющим входом второго делителя 3 частоты, третий выход синхронизатора 5 соединен с третьим входом первого триггера 7 и вторым управляющим входом первого делителя 2 частоты, четвертый выход синхронизатора 5 соединен с вторым управляющим входом третьего делителя 4 частоты, первый — третий элементы И вЂ” НЕ 11-13, причем входы элементов И-НЕ 11 — 13 соединены соответственно с выходами первого — третьего делителей 2-4 частоты, выход третьего элемента И вЂ” НЕ 13 соединен с третьим входом синхронизатора 5, элемент И 14, выход которого соединен с четвертым входом синхронизатора 5, второй триггер 15, первый и второй входы которого соединены соответственно с седьмым и восьмым выходами программного блока 1, третий входтриггера

15 объединен с одним из входов элемента И

14 и подключен к выходу первого элемента

И вЂ” НЕ 11, четвертый вход второго триггера

15 объединен с другим входом элемента И

14 и подключен к выходу второго элемента

И вЂ” НЕ 12, первый и второй выходы второго триггера 15 соединены соответственно с пятым и шестым входами синхронизатора 5, четвертый делитель 16 частоты, выход которого соединен с первыми информационными входами первого и второго коммутаторов

8, 9, вторые информационные входы которых объединены и соединены с выходом генератора 6 и первым входом четвертого делителя 16 частоты, второй вход которого соединен с пятым выходом синхронизатора 5.

Программный блок 1 (фиг.3) содержит первый — третий регистры 17 — 19 информационные входы одноименных разрядов которых объединены и подключены к выходам первой группы 20 элементов ИЛИ-НЕ, четвертый — шестой регистры 21 — 23, информационные входы одноименных разрядов которых объединены и подключены к выходам второй группы 24 элементов ИЛИ вЂ” НЕ, входы которых и входы группы 20 элементов

ИЛИ вЂ” НЕ являются первой входной шиной программного блока 1, второй входной шиной которого являются первые входы первого — третьего элементов И вЂ” НЕ, 25-27, выходы которых соединены соответственно с входами четвертого — шестого элементов

И вЂ” НЕ 28 — 30, выход четвертого элемента И—

НЕ 28 соединен с управляющими входами первого и четвертого регистров 17, 21, выходы которых являются соответственно первым и пятым выходами программного блока

1, выход пятого элемента И-НЕ 20 соединен с управляющими входами третьего и шестого регистров 19, 23, выходы которых являются соответственно третьим и седьмым выходами программного блока 1, выход шестого элемента И-НЕ 30 соединен с управляющими входами второго и пятого регистров 18, 22, выходы которых являются соответственно вторым и шестым выходами

1621145 программного блока 1, вторые входы первого — третьего элементов И вЂ” НЕ 25 — 27 обьединены и подключены к выходу первого элемента ИЛИ-НЕ 31, вход которого. является первым управляющим входом программного блока 1, вторым управляющим входом которого является вход второго элемента ИЛИ-НЕ 32, выход которого соединен с входом седьмого и первым входом восьмого элементов И-НЕ 33, 34 и является четвертым выходом программного блока 1, выход седьмого элемента И-HE 33 соединен с первым выводом резистора 35, второй вывод которого соединен с первым выводом конденсатора 36 и вторым входом восьмого элемента И вЂ” НЕ 34, выход которого является восьмым выходом программного блока 1, второй вывод конденсатора 36 соединен с общей шиной устройства, Синхронизатор 5 (фиг.4) содержит первый триггер 37, вход синхронизации С которого является первым входом синхронизатора 5, вторым входом которого я вляется вход первого элемента ИЛИ вЂ” НЕ 38, выход которого сонединен с первым входом элемента И 39 и входом синхронизации С второго триггера

40, прямой выход которого соединен с входом первого элемента И вЂ” НЕ 41, первым входом второгр элемента И вЂ” НЕ 42 является первым выходом синхронизатора 5, третьим входом которого является вход второго элемента

ИЛИ вЂ” НЕ 43, выход которого соединен с первым входом третьего элемента ИЛИ вЂ” НЕ 44, второй вход которого соединен с выходом четчертого элемента ИЛИ вЂ” НЕ 45, вход которого соединен с первым выводом резистора

46, первым выводом конденсатора 47 и катодом светодиода 48, анод которого подключен к ситочнику питания (например, +5 В) синхронизатора 5, вторым выходом которого является выход пятого элемента ИЛИ вЂ” НЕ 49, первый вход которого соединен с инверсным выходом триггера 40 и первым входол шестого элемента ИЛИ-НЕ 50, выход которого является третьим выходом синхронизатора 5, выход элемента ИЛИ вЂ” НЕ 44 соединен с установочным входом R триггера 37, прямой выход которого соединен с установачным входом R триггера 40 и является четвертым вь>ходом синхронизатора 5, четвертым входом которого является вход синхронизации С третьего триггера 51, прямой выход которого соединен с вторым входом элемента И 39, выход которого соединен с первым входом третьего элемента И вЂ” Н Е 52 и входом четвертого элемента И вЂ” НЕ 53, выход которого соединен с первым выводом второго резистора

54 и вторым входом третьего элемента И вЂ” НЕ

52, выход которого соединен с установочным входом R третьего триггера 51, первым вы15

55 третьего 55 резисторов и подключен к источнику питания синхронизатора 5, к общей шине которого подключены вторые выводы первого резистора 46 и конденсатора 47.

Коммутаторы 8, 9 выполнены в данном случае на элементе 4И вЂ” ИЛИ вЂ” НЕ, выход которого является первым выходом коммутатора и соединен с элементом ИЛИ вЂ” НЕ, выход которого является вторым выходом коммутатора.

Коммутатор 10 выполнен на элементе

2И вЂ” ИЛИ вЂ” НЕ.

Устройство работает следу>ощил> образом.

С программного блока 1 на делитель 2 частоты поступают код длительности импульсов в серии, на делитель 3 частоты — код длительности пауз между ил>пульсами в серии, на делитель 4 частоты — код количества импульсов в серии, на коммутатор 8 — код выбора частоты тактовых импульсов, определяющей длительность импульсов в серии, на коммутатор 9 — код выбора частоты тактовых импульсов, определяющий длительность пауз между импульсами в серии, на первый вход триггера 15 — код режима работы устройства, а именно: начало формируемой серии с импульса или с паузы.

Генератор 6 вырабатывает импульсы с частотой f>-, Делитель 16 осуществляет формирование тактовых импульсов с частотами следсвания f>-lmi, где m — коэффициент деления одного выхода делителя 16 ч- стоты, i== 1,2,3... — число выходов делителя 16 частоты.

Исходное состояние остальных блоков устройства следующее (момент времени (фиг,2t>).

На первом — четвертом выходах (фиг.2з,д,е.ж) синхронизатора 5 "0", на пятом выходе (фиг,2к) синхронизатора 5 "1", На первом выходе (выходной шине) триггера 7 "0" (фиг,2и) на его втором выходе "1", На первом выходе триггера 15 "0", на его втором выходе "1", что означает формирование серии импульсов, начиная с импульса. Дпя формирования серии импульсов начиная с паузы необходимо записать в триггер 15 с седьмого выхода программного водом третьего резистора 55, выходом второго элемента И вЂ” НЕ 42 и является пятым выходом синхронизатора 5, пятым и шестым входом которого являются вторые вхо5 ды соответственно элементов ИЛИ-НЕ 50, 49, выход первого элемента И-НЕ 41 соединен с вторым входом второго элемента И—

НЕ 42 и первым выводом четвертого резистора 56, второй вывод которого обье10 динен с вторыми вь>водами второго 54, 1621145 блока 1 "1". Исходное состояние триггера 15 при этом будет следующее: на первом выходе "1", на втором выходе "0". Запись исходного состояния триггер 15 осуществляется автоматически сигналом с восьмого выхода программного блока 1 по сигналу "Пуск".

На первом выходе (фиг.2в) коммутатора

"0", на его втором выходе — тактовые импульсы с частотой следования согласно коду выбора частоты тактовых импульсов, определяющей длительность импульсов в серии, в данном примере реализации устройства равно, например, 0,1fr, На первом выходе (фиг,2б) коммутатора

9 — тактовые импульсы с частотой согласно коду выбора частоты тактовых импульсов, определяющей длительность пауз между импульсами в серии.

На втором выходе коммутатора 9 — также тактовые импульсы с частотой f, но сдвинутые по фазе на 180 относительно тактовых импульсов на первом выходе коммутатора 9, "0" на вторых управляющих входах делителей 2-4 частоты запрещает им счет тактовых импульсов, разрешая при атом запись в них кодов, определяющих параметры серии, которые поступают из программного блока 1.

С выхода (фиг.2л) коммутатора 10 тактовые импульсы с частотой f< поступают на второй вход синхронизатора 5 и первый вход триггера 7.

С приходом с четвертого выхода программного блока 1 на первый вход синхронизатора 5 импульса "Пуск" (момент времени фиг.2 t2) на четвертом выходе синхронизатора 5 устанавливается "1", которая запрещает запись кода количества импульсов в серии в делитель 4 частоты и одновременно разрешает ему счет формируемых в серии импульсов;

Через время t T, где Т вЂ” период следования тактовых импульсов с выхода коммутатора 10, на первом и третьем выходах синхронизатора 5 устанавливается "1" (Момент времени фиг.2 тз). Одновременно на пятом выходе синхронизатора 5 формируется короткий нулевой импульс, устанавливающий делитель 16 частоты в исходное состояние).

"1" на третьем выходе синхронизатора

5 запрещает запись кода длительности импульсов в серии в делитель 2 частоты и одновременно разрешает ему счет тактовых импульсов, поступающих на его первый управляющий вход.

С приходом фронта очередного тактового импульса., поступающего на второй вход синхронизатора 5 и на первый вход

55 импульсов делителем 3 частоты не происходит, так как до окончания формирования длительности импульса в серии на первом выходе коммутатора 9 "0".

По окончании последнего тактового импульса (в данном случае второго), поступаю10

50 триггера 7 (момент времени фиг.2 tp). т.е. через время t = 1,5 Т, после прихода импульса" Пуск" на первом выходе триггера устанавливается "1" и одновременно начинается счет тактовых импульсов делителем 2 частоты, поступающих на сго первый управляющий вход с первого коммутатора 5. Момент (время фиг.2 м) переключения триггера 7 в единичное состояние и одновременно начало счета делителем 2 частоты является началом формирования длительности первого импульса серии. .Допустим, формируемая серия состоит из двух импульсов длительностью, равной двадцати периодам тактовых импульсов генератора 6, и паузы длительностью, равной трем периодам тактовых импульсов генератора 6, Тогда за время формирования длительности импульса в серии на первый управляющий вход делителя 2 частоты с первого выхода коммутатора 8 поступят два импульса с периодом следования 1/0,1 fr, а за время формирования длительности паузы между импульсами в серии на первый управляющий вход делителя 3 частоты с первого выхода коммутатора 9 поступят три импульса с периодом следования 1/fã.

С приходом второго импульса на первый управляющий вход делителя 2 частоты (момент времени фиг.2 ts) на его выходе устанавливается единичная комбинация. На выходе (фиг.2м) злемента И вЂ” НЕ 11 кратковременно, на время автоматической перезаписи кода длительности импульса в делитель 2 частоты, устанавливается "0", триггер 15 переключается в единичное состояние, на третьем выходе синхронизатора

5 устанавливается "0", а на его втором выходе "1". "0" на третьем выходе синхронизатора 5 запрещает счет тактовых импульсов делителю 2 частоты, блокируя его первый управляющий вход, и разрешает при этом запись в него кода длительности следующего после паузы импульса серии. Если за время формирования длительности пауз изменять в программном блоке 1 код длительности импульсов в серии, то устройство позволяет формировать серии с переменной длительностью импульсов, "1" на втором выходе синхронизатора 5 запрещает запись кода длительности пауз и снимает блокировку первого управляющего входа делителя 3 частоты. Однако счет тактовых

1621145

10 импульсов с переменной длительностью пауз между ними, "1" на третьем выходе синхронизатора

5 запрещает запись кода длительности им5 пульса и снимает блокировку первого управляющего входа делителя 2 частоты. Олнако счет тактовых импульсов делителем 2 частоты не происходит, так как до окончания формирования длительности паузы на первом

10 выходе коммутатора 8 "0".

По окончании последнего тактового импульса (в данном случае третьего), поступающего как с первого выхода коммутатора 9 на заблокированный первый управляющий

15 вход делителя 3 частоты (момент времени

2 tg), так и с выхода коммутатора 10 на второй вход синхронизатора 5 и на первый вход триггера 7, на пятом выходе синхронизатора 5 формируется короткий нулевой им20 пульс длительностью менее половины периода следования импульсов с выхода генератора 6, который устанавливает делитель 16 частоты в исходное состояние.

После этого с фронтом очередного так25 тового импульса генератора б (момент времени фиг.2 t

2 частоты поступающих на его первый уп30 равляющий вход с первого выхода коммутатора 8, что и является окончанием формирования длительности паузы и началом формирования длительности следующего после паузы импульса, Одновременно

35 с переключением триггера 7 (момент времсни фиг.2 t1o) переключается коммутатор 10, вследствие чего с его выхода на второй вход синхронизатора 5 и на первый вход триггера

7 начинают поступать импульсы, частота и

40 количество которых определяют длительность очередного формируемого в данный момент импульса серии, т.е. точно такие же, как и на первом управляющем входе делителя 2 частоты, 45 щего как с первого выхода коммутатора 8 на заблокированный первый управляющий вход делителя 2 частоты (момент времени фиг.2 тг), так и с выхода коммутатора 10 на второй вход синхронизатора 5 и на первый вход триггера 7, на пятом выходе синхронизатора 5 формируется короткий нулевой импульс длительностью менее половины периода следования импульсов с выхода генератора 6 (фиг.2а), который устанавливает делитель 16 частоты в исходное состояние, что необходимо для соблюдения фазовых соотношений при формировании длительностей импульсов и пауз в серии.

После этого с фронтом очередного тактового импульса генератора 6 (момент времени фиг.2 t7) триггер 7 переключается в нулевое состояние и одновременно начинается счет тактовых импульсов делителем 3 частоты, поступающих на его первый управляющий вход с первого выхода коммутатора

9, что и является окончанием формирования длительности импульса и началом формирования длительности паузы после него. Одновременно с переключением триггера 4 ,(момент времени фиг.2 тт) переключается коммутатор.1 О, вследствие чего с его выхода на второй вход синхронизатора 5 и на первый вход триггера 7 начинают поступать импульсы, частота и количество которых определяют длительность формируемой в данный момент паузы, с второго выхода коммутатора 9, т.е. точно такие же, как и на первом управляющем входе делителя 3 частоты, На первом выходе коммутатора 8, следовательно, и на первом управляющем входе делителя 2 частоты "0".

С приходом третьего импульса на первый управляющий вход делителя 3 частоты (момент времени 2 тв) на его выходе устанавливается единичная комбинация. На выходе (фиг.2н) элемента И вЂ” НЕ 12 кратковременно, на время автоматической перезаписи кода длительности паузы делитель 3 частоты, устанавливается "0", триггер 15 переключается в нулевое состояние, на втором выходе синхронизатора 5 устанавливается "0"-, а на его третьем выходе "1". "0" на втором выходе синхронизатора 5 устанавливается "0", а 5 на его третьем выходе "1". "0" на втором выходе синхронизатора 5 запрещает счет тактовых импульсов делителю 3 частоты,блокируя его первый управляющий вход и разрешает при этом запись в него кода дли- 5 тельности следующей паузы, Если за время формирования длительностей импульсов . изменить в программном блоке 1 код длительности пауз в серии импульсов, то устройство позволяет формировать серии

На первом выходе коммутатора 9, а следовательно, и на первом управляющем входе делителя 3 частоты устанавливается "0", Таким образом формируется длительность

0 импульсов и пауз между ними в серии.

Подсчет количества импульсов в серии осуществляется делителем 4 частоты по спаду формируемых импульсов на выходной шине устройства. Для реализации счета

5 формируемых импульсов по спаду первый управляющий вход делителя 4 частоты подключен к второму(инверсному) выходу триггера 7.

По окончании последнего формируемого импульса серии (момент времени фиг,2

1621145

35

T)1) на выходе делителя 4 частоты устанавливается единичная комбинация. На выходе элемента И-НЕ 13, а следовательно, и на третьем входе синхронизатора 5 устанавливается "0". При этом на первом — четвертом выходах синхронизатора 5 устанавливается

"0", а ia его пятом выходе "1", что приводит к установке блоков ус ройства в исходное состояние (момент времени фиг.2 т ).

Исходное состояние триггера 15, от которого зависит, с чего будет начинаться следующая формируемая серия с импульса или паузы, устанавливается по очередному сигналу "Пуск".

Программный блок 1 работает следующим образом, На первую входную шину поступа!от ко ды параметров серии импульсов, Согласно управля ощим сигналам, поступающим на вторую входную шину, при наличии разреша ющего сигнала ("0") на первом управлч ющем входе в регистр 17 записывается код длительности импульсов в серии, в регистр

18 код длительности пауз между импульсами в серии, в регистр 19 код количества импульсов в серии, в регистр 21 код выбора частоты тактовых импульсов, поступающих с первого выхода коммутатора 8 на первый управляющий вход делителя 2 частоты, в регистр 21 код выбора частоты тактовых импульсов, поступающих с первого выхода коммутатора 9 на первый управляющий вход делителя 3 - астоты, в регистр 23 код ("0" или "1") режима работы устройства, Сигнал "Пуск." (короткий импульс * О ) поступает на второй управляющий вход. На четвертом выходе программного блока 1 появляется импульс "1", (фиг.2г), который осуществляется запуск синхронизатора 5 формирователя серий импульсов, Одновременно на восьмом выходе появляется короткий импульс "О," который формирует схема, выполненная на элементах И вЂ” НЕ 33, 34, резисторе 35 и конденсаторе 36. Коротким импульсом с восьмого выхода программного блока 1 записывается из регистра 23 в триггер 15 код режима работы формирователя серий импульсов — формирование серии, начиная с импульса (на седьмом выходе программного блока 1 "1"), или формирование серии, начиная с паузы (на седьмом выходе программного блока 1 "0").

Синхронизатор 5 работает следующим образом, При включении устройства для формирования серий импульсов на выходе элемента ИЛИ вЂ” НЕ 45 формируется короткий импульс ("1") начальной установки, длительность которого определяется значением емкости конденсатора 47, Световод 48 используется в качестве порогового элемента, устраняющего заряд конденсатора 47 при плавном нарастании напряжения на выходе источника электропитания в момент его включения. Короткий импульс начальной установки с выхода элемента ИЛИ вЂ” НЕ

45 через элемент ИЛИ-НЕ 44 поступает на установочный вход "R" триггера 37, который устанавливается в нулевое состояние. На четвертом выходе синхронизатора 5 и установочном входе "R" триггера 40 устанавливаются "0", который устаíàвливается в нулевое состояние, вследствие чего на первом — третьем выходах синхронизатора 5 устанавливается "0".

Триггер 51 с приходом первого спада импульса тактовой частоты, поступающей на второй вход синхронизатора 5, устанавливается в нулевое состояние. Установка триггера 51 в исходное нулевое состояние осуществляется подачей короткого импульса "0", сформированного на элементах И—

НЕ 52, 53, на его установочный вход "R", По окончании короткого импульса на пятом выходе устанавливается "1" (фиг.2, момент времени t ).

С приходом на первый вход сигнала

"Пуск" ("1") триггер 37 переключается в единичное состояние (момент времени фиг.2 t2) и на четвертом выходе устанавливается "1".

С приходом первого спада тактового импульса на второй вход триггер 40 переключается в единичное состояние, На первом выходе устанавливается "1", на пятом выходе формируется короткий импульс "0" (для установки в исходное состояние делителя

16 частоты), на втором и тртьем выходах "0" или "1" в зависимости от состояния триггера (начало формируемой серии с импульса или с паузы), С приходом последнего импульса тактовой частоты на первый управляющий вход делителей 2, 3 частоты на четвертый вход синхронизатора 5 с выхода элемента И 14 приходит короткий импульс "0" (момент времени фиг.2 ts), по окончании которого триггер 51 переключается в единичное состояние, и на пятом выходе синхронизатора 5 по спаду импульса тактовой частоты, поступающей на второй вход, формируется короткий импульс "0" для установки делителя 16 частоты в исходное состояние. Переключается триггер 16, а на втором и третьем входах изменяются уровни — "0" на "1" и наоборот, По окончании последнего импульса формируемой серии на,третий вход приходит "0", который устанавливает триггер 37 в исходное нулевое состояние (момент времени фиг.2 f11). Остальные элементы синхро13

1621145

10

20 низатора 5 также устанавливаются в исходное состояние (момент времени фиг,2 tt), Под управлением ЭВМ в блоке 1 в регистры 17 — 19, 21 — 23 заносится исходная информация о параметрах серии импульсов, которая заносится последовательно в следующие пары регистров 17, и 21, 18 и 22, 19 и 23, причем последовательность занесения информации в указанные пары регистров не принципиальна.

Также на триггере 37 блока 5 фиксируется сигнал "Пуск", инициирующий формирование устройством серии импульсов с заданными параметрами, Сопряжение блока 1 с микро/ЭВМ осуществляется через контроллер пользователя, Таким образом, данное устройство для формирования серий импульсов позволяет обеспечить более широкий диапазон регулирования длительностей импульсов и пауз в серии, достигаемый без увеличения разрядности делителей, формирующих указанные длительности за счет кодирования как коэффициентов деления делителей, так и периодов повторения тактовых импульсов, поступающих на них, кроме того обеспечивает большее количество управляемых параметров серии, достигаемое возможностью формирования серии импульсов, начинается как с импульса, так и с паузы, Формула изобретения

Устройство для формирования серий импульсов, содержащее программный блок, вход которого является входом устройства, три делителя частоты, информационные входы которых соединены соответственно с первым, вторым и третьим выходами программного блока, синхронизатор, первый вход которого соединен с четвертым выходом программного блока, генератор и первый триггер, первый выход которого является выходом устройства, о т л и ч а ющ е е с я тем, что, с целью расширения функциональных возможностей устройства за счет расширения диапазона регулирования и увеличения количества управляемых параметров серии импульсов, в него введены три коммутатора, элемент И, три элемента И вЂ” НЕ, второй триггер и четвертый делитель частоты, причем первые управляющие входы первого и второго коммутаторов соединены соответственно с пятым и

50 шестым выходами программного блока, первые выходы первого и второго коммутаторов соединены соответственно с первыми управляющими входами первого и второго делителя частоты, вторые выходы первого и второго коммутаторов соединены соответственно с первым и вторым информационными входами третьего коммутатора, первый управляющий вход которого соединен с вторым управляющим входом второго коммутатора и подключен к первому выходу первого триггера, второй выход которого соединен с первым управляющим входом третьего делителя частоты, вторым управляющим входом первого коммутатора и вторым управляющим входом третьего коммутатора, выход которого соединен с вторым входом синхронизатора и первым входом первого триггера, второй вход которого соединен с первым выходом синхронизатора, второй выход которого соединен с вторым управляющим входом второго делителя частоты, третий выход синхронизатора соединен с третьим входом первого триггера и вторым управляющим входом первого делителя частоты, четвертый выход синхронизатора соединен с вторым управляющим входом третьего делителя частоты, входы первого, второго и третьего элементов И—

НЕ соединены соответственно с выходами первого, второго и третьего делителей частоты, выход третьего элемента И-HE соединен с третьим входом синхронизатора, выход элемента И соединен с четвертым входом синхронизатора, первый и второй входы второго триггера соединены соответственно с седьмым и восьмым выходами программного блока, третий вход второго триггера соединен с одним из входов элемента И и подключен к выходу первого элемента И вЂ” НЕ, четвертый вход второго триггера соединен с другим входом элемента И и подключен к выходу второго элемента

И вЂ” НЕ, первый и второй выходы второго триггера соединены соответственно с пятым и шестым входами синхронизатора, выход четвертого делителя частоты соединен с первыми информационными входами первого и второго коммутаторов, вторые информационные входы которых обьединены и соединены с выходом генератора и первым входом четвертого делителя частоты, второй вход которого соединен с пятым выходом синхронизатора.

1621145

1621145

1621145

Составитель P.MàòâååBà

Техред М.Моргентал Корректор А.Осауленко

Редактор О.Спесивык

Заказ 4253 Тираж Подписное

ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР

113035, Москва, Ж-35, Раушская наб., 4/5

Производственно-издательский комбинат "Патент", г. Ужгород, ул,Гагарина, 101