Синтезатор частотно-модулированных сигналов
Изобретение относится к радиотехнике Цель изобретения - повышение быстродействия путем уменьшения времени подготовки к работе при изменении начальной частоты и знака скорости формируемых сигналов . Синтезатор частотно-модулированных сигналов содержит первый регигтр 1 памяти, второй регистр 2 памяти цифровой компаратор 3 блок 4 упррппрн ч В .ок С формирования кода частоты кг г-тагог 6 накопитель 7 кодов, первый суммг тп 8 ю дов, второй сумматор 9 кодов nc v, . О тактовой частоты, трэтий регггтр 11 п,, чн1 четвертый регистр 12 памяти и Гпп П по мяти При этом блок 4 управлении ни-п из первого генератора 14 импул гон in. ()Г го ключа 15 элемента ИЛИ 1Ь ттвог t чгм чика 17 первого триггерэ 1 i триггера 19 второго ключа 0 огорт - чика 21, коммутатора ьтор го , тора 23 импульсов Синточатор (|f гтитномодулированных сигналов (| ункциошмлот в двух режимах в режиме псдютонкр -. рс(г.п те и в режиме формирования асклнг-м а ированных сигналов ПОДГЛЮРМ работе при изменении любь1У из raji и; разоядов кода начальной частот г Тгичгч ет один период такгови иг генератора 14 1 ил 1C/ f
СОЮЗ СОВЕТСКИХ
СОЦИАЛИСТИЧЕСКИХ
РЕСПУБЛИК (я>s H 03 В 23/00
ГОСУДАРСТВЕ ННЫ Й КОМИТЕТ
ПО ИЗОБРЕТЕНИЯМ И ОТКРЫТИЯМ
ПРИ ГКНТ СССР
ОПИСАНИЕ ИЗОБРЕТЕНИЯ
К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ (21) 4653788/09 (22) 20.02.89 (46) 07.02.91. Бюл. М 5 (72) Н,В,Горшков, И.Д,Овсянников и Ю.М.Романов (53) 621.373,42(088.8) (56) Кочемасов В.Н. и др. Акустоэлектронные Фурье-процессы. — М.: Радио и связь, 1987, с, 34 — 35.
Авторское свидетельство СССР
N 1239833. кл. Н 03 С 3/08, 23.06,86. (54) СИНТЕЗАТОР ЧАСТОТНО-МОДУЛИPOBAHHbIX СИГНАЛОВ (57) Изобретение относится к радиотехнике.
Цель изобретения — повышение быстродействия путем уменьшения времени подготовки к работе при изменении начальной частоты и знака скорости формируемых сигналов. Синтезатор частотно-модулированных сигналов содержит первый регигтр 1 памяти, второй регистр 2 памяти, цифровой Ы,» 1626317 Al компаратор 3, блок 4 управления, 6 ок 5 формирования кода частоты. Kîлнлутатор 6, накопитель 7 кодов, первый сумм;;ор 8 ко дов, второй сул1матор 9 кодов, ис . -„,к 10 тактовой частоты, третий региeòp 11 «:; ч ги, четвертый регистр 12 пагляти и блп,, 11 па мяти. При этом блок 4 управления г::. « I I из первого генератора 14 i iII" yni гов. i-г гого кл оча 15, зле лента ИЛ 1 16, первого .че чика 17, первого триггера 1 1 г. г 1 триггера 19, второго клгоча 20. ого, .1 чика 21, коммутатора 22, второ î ге . 1 тора 23 импульсов. Синтезатор - лстатнпмодулированных сигналов функцис»IIII;ve1 в двух режимах: в режил1е подготовки "; раГэо те и в режиме формирования ас го- нс-të,i,",i,лированных сигналов. Время подгп л;; работе при изменении л обых иэ гар „и разрядов кода Iià÷;Iëü iîé ч;1c;riri- огт, и
eт один пеp1!Од таKТОEÇI I иt. lул(1сpв: Г ь ( генератора 14. 1 ил, 1626317
20 чика 21, компаратора 22, второго генерато- 25
40
Изобретение относится к радиотехнике и может быть использовано в приемопередающих устройствах.
Целью изобретения является повышение быстродействия путем уменьшения времени подготовки к работе при изменении начальной частоты и знака скорости формируемых сигналов.
На чертеже представлена структурная электрическая схема синтезатора частотномодулированных сигналов.
Синтезатор частотно-модулированных сигналов содержит первый 1 и второй 2 регистры памяти, цифровой компаратор 3, блок 4 упрасления, блок 5 формирования кода частоты, коммутатор 6, накопитель 7 кодов, первый 8 и второй 9 сумматоры кодов, источник 10 тактовой частоты, третий
11 и четвертый 12 регистры памяти, блок 13 памяти, При этом блок 4 управления состоит из первого генератора 14 импульсов, первого ключа 15, элемента ИЛИ 16. первого счетчика 17, первого триггера 18, второго триггера 19, второго ключа 20, второго счетпа 23 импульсов.
Синтезатор частотно-модулированных сигналов работает следующим образом, Синтезатор частотно-модулированных сигналов предназначен для формирования частотно-модулированных сигналов с начальной частотой fH, скоростью изменения частоты P v фиксированной длительностью.
Непосредственному формированию сигналов предшествует время N1/1 „, где N1— коэффициент счета второго счетчика 21 блока 4 управления, f Синтезатор частотно-модулированных сигналов функционирует в двух режимах: режиме подготовки к работе и режиме формирования частотно-модулированных сигналов, В режиме подготовки к работе осуществляется вычисление и запись кодов частоты и фазы частотно-модулированных сигналов в блок 13 памяти на низкой тактовой частоте, B режиме формирования частотно-модулированных сигналов происходит считывание кодов частоты и фазы формируемых сигналов из блока 13 памяти на высо5 15 кой тактовой частоте, Работу в двух режимах координирует блок 4 управления. B режиме подготовки к работе цифровой компаратор 3 производит поразрядное сравнение п разрядов двоичного кода скорости частотной модуляции с входа и выхода первого регистра 1, а также производит поразрядное сравнение (n-m) разрядов двоичного кода начальной частоты К „с входа и первого выхода второго регистра 2. Старшие m разрядов кода начальной частоты Кг„с входа и второго выхода второго регис гра 2 на цифровой компаратор 3 не поступают и в сравнении не участвуют. Поэтому цифровой компаратор 3 срабатывает только при изменении одного или нескольких из и разрядов кода скорости частотной модуляции К/3 или n — m разрядов кода начальной частоты К „на входах первого и второгг регистров 1, 2. В момент срабатывания на выходе цифрового компаратора 3 формируется командный импульс положительной полярности, который переводит синтезатор частотно-модулированных сигналов в режим подготовки к работе. По этому импульсу осуществляется установка нуля второго счетч,ка 21, второго триггера i А первогс триггера 18 и через элемент ИЛ 116 í-.êîïèтоля 7 и первого счетчика 17. Уровнем напряжения логического нуля г. выхода второго триггера 19 через первый выход блока 4 управления осуществляется предварительная установка г-разрядного кода в блок 5 формирования. При этом в младшие и-m разрядов блока 5 формировани запись ваются и появляются на его „ходе младшие и-m разрядов кода кача -ной частоты К „с первого выхода второго регистра 2, а ь старшие m разрядов блока 5 формирова ия записывается и появляется на его в ход» нулевой код. Уровень напряжения логического нуля с первого выхода первогс три-:гера 18 поступает на управляющ е входы первого ключа 15 и коммутатора 6 (через четвертый выход блока 4 управления;, при этом первый ключ 15 закрывается и не пг"пускает на выход импульсы с псрвого генератора 14, поддерживая на своем выходе уровень напряжения логического ну; ч, а коммутатор 6 подключает к входу и-p33pslp ного накопителя 7 и-разрядный код с выхода блока 5 формирозания. Уровень напряжения логической единицы второго гыхода первого триггера 18 поступает на управляющие входы второго ключа 20 и коммутатора 22, при этом второй ключ 20открывается и раэрешэет прохождение тактовых импульсов с выхода второго генератора 23 на счетный вход вгорого счетчика 21, 13KTQ1626317 вый вход блока 5 формирования, вход разрешения записи блока 13 памяти (на последние два через второй выход блока 4 управления), а коммутатор 22 подключает выход второго генератора 23 импульсов к счетному входу первого счетчика 17 и через пятый выход блока 4 управления к тактовым вхОдам накопителя 7, с первого rlo четвертый регистры 1, 2, 11 и 12 соответственно. С приходом тактовых импульсов на первый счетчик 17 его содержимое начинает увеличиваться и использ1»ется для адресации блока 13 памяти, в который по адресу, формируемому в первом счетчикс 17, записывается ll-разрядный код I<ãчальной «астаты К „с выхода блока 5 формирования ! через вход кода частоты блока 13 памяти. Причем старшие m разрядов и-разрялнога ! кода начальной частоты К,„равны нул о и. следовательно, он меньше (не превышает) кода начальной частоты Кс«, записанного во втором регистре 2, на величину, соответствующую коду в m старших разрядах I3TOрого регистра 2, т.е. является неполным по величине. Неполный па величине и-разрядный код начальной частоты К1«ч»зt oç кам1, мутатор 6 поступает также ня вход накопителя 7. С приходом <якта<3ых импульсов на тактовый вход накопителя 7 на егс выходе формируется последавятел ьнас гь неполных по величине и-разрядных l ohio!3 фазы Кр соответствую<<их неполному ко l ! ду начальной частоты К1<» согласно выражению где = 1,2,3,...,N1; N = 2, n — разрядность накопителя 7; N> — емкость второго счетчика 21; епс — оператор выделения целой части. Указанная последовательность кодов фазы через вход кода фазы записывается в блок 13 памяти. Второе слагаемое выражения (1) реализуется автоматически при переполнении накопителя 7, Таким образом, в блок 13 памяти записываются последовательности неполных кодов начальной частоты и фазы, соответствующих монохраматическому участку сигнала. При поступлении Nl-го импульса на вход второго счетчика 21 происходит его переполнение, а под действием ил1пульса переполнения второй триггер 19 меняет свое состояние, Выходным сигналом с второго триггера l9 и первого выхода блока 4 управления с блока 5 формирования снимается команда предварител! Нои у«а: яки. При этом на выходе блока 5 формирования начинает формироваться последова ельность неполных кодов частоты с оглясна вы5 рэжению К<«+ j К/ (и) а на выходе накопителя 7 начина=. формироваться последовательнос<Ь нЕпалных кодов фазы согласно выраже! ию KpГ=К1 (К!+1)+ (К!» -!- 0»)l, 3) + (Ктн + 0-1) K. jj) (j -1.!! <2 где j =- 1,2,3,..., м2-N<; !л! — емк с<1;lpo!»o;o счетчика 17. Второе слагаемое вы раже
Па аДРЕСЯМ, фаРЛ»с<РУ<3Л !
Непслнатя запс1сы<3я: — мых п.ря Р< ",» l,ix дов обусловлена тем, чтг IIo „, л:,;,; ИСПОЛЬЗУЕТСЯ НЕПОЛНI и П 1,!" ." «ii»i«r1 — I » » рядн ый кад и .<чяльнай <;IOTr: i :i,i .. и шие гп разрядов которого рявн<,<
Процесс вс-!»<ислс н<1 rro-:cc 1;! i. Оii -ся да rloMp. Il я пере!1PJ»I»c»<;.ÿ:;; lop< or и с <Р»чика 17 емкс>ст! ю ! . !-!<.аст1,, .! и:: счетчика 17 и савпад<к <<,, . с li,. ресав блока 13 пямяги вы(,1,!»:;»ir..<1 :,";.!1, ЧтОбЫ ОбЕСПЕЧИГЬ pO!!Min Ос<я!
Тл<акс. - (Г!2 N",1/ ««». (- »! Общяя л, 31 c«rn!3ë! Ilëë плите; ьl Ос-»., C«;-нала с учетом времени. в тече) 4с из блока 13 памяти c«11TI 113!3IOTcr< коды К!«, и К<л, формируемь<е !<я у«ясткс: с
Тобщ.л<акс. — (<»2»/ !«r < (5) 5Q Режим падго!авки к рабате iià OT быть прерван при изменении хотя бьi одного разряда и-разрядного кадя скорости ч:<статной модуляции или хатл бы од:<ага из "-гп л< ic3 Iших разрядов 11-разрядного када < I ;-»ëLI 55 частоты К «на входе устройств I. Inð эта!.! входные коды будут зап,";.-:а<« I 3 еj;.вый и второй рег <стры 1, 2, а р ж1;м падготсвки к рябатЕ На«т<втея С ВЫряба-Кil Ка;.;а1,,,! ОГО импульса на выходе цифравога компарата1626317 ра 3, Г1р(! !13I.1(.1(cHL1L1 любого из IT! сгзрших разряд00 п-0,3 30(>!Iol 0 када начзльfioé частоты К;и пРОР>>Г}зни > Режима поДго!Овки к раб010 нc (}!)Оl>зОЙ;1>:т, Hс> О(;ь>й1::.Од 3;3(!. 103етс-i >!Ci -прон !;,t ãficòð 2, поскольку нз тзктопы-::«и . i Tr!!30r0 регистра 2 (гзк же как и и r)i;:>! 0 Р .,>ст Г);} l) непРерыгнО псстУг}зег гз; —:I, -.: Г(T . с и «д.} K0!>;iугзтора (IÐr > > .- «>,)ч }>чР, » ()Г>ЗВС(,-3»Lit) :)>" >>ч > Г(,. . .. > р}б(>0 >с Lic- 10 пользУЮ1св I;> д >,.: Г}п(чГО }1 (3T 3fiîãî сУMмзторо(! 8 и . Г>)(,. - с сы -..!«> — 3;ег>,пго и четпертс .. Г =i. стп 11 L. 12 к0.0.»„e !fr ля>От:«:,:- ", .: ":Iiò затора -. i,,.t- t (jr с) г ) l,>rjóflf,(. ä Г 15 выхс дз . -, с > -; 2 .. и-, с (..! ный вход г}ерп0 0 (! (. 7:» О пго(0!1 н(>хсде фо(3М(> ; t >, ir г;, У(> }>3:..- . t, I >()}}1l(f(. Îй с д(1t}>1цы с 0t l! i> i, > t }» 1)! lj!(; }13Ру r>,Г>,:> !8 (}Ост>упзс, .,:,,, .:Кс,(ы псрпсл 0 ключа 15,; t. - . >(,, f! I >: О}! и;-}рп->Й ключ 25 15 сгк,tt ..>(;ч 1 П;яр«изет (-рохс..кденис !!м(>(((>,, : . )>() ((:.}е; зт(3р(»4 через эл«ме; r ., >!: . 3 " iä усгзнс)}}к(1 нуля Г(н)П0 it . ", >7 ii «ЕрЕЗ Ш3:ГГ):" ПЬ!Хад блок,)»-„. »;. (}ход у-,тз>}о}}; > >уля 30 ! I з K с) О > 1 > .; t,: } t (: ч > (*. у с 3 I О р б и с) д к л () !. т и > с > з13«! их ргt (> 3д(}" >,О(}з >I(}t}t}л ь«0>1 часто f I-> К(„с вто(3(3ГО -. . >,<())3,,: ьгорого регистра 2 и >1уле(:«I1 кОд " > !>>ьных и-ITl Г)эз>3яддх к входу нз.rjilliT-. },- 7. Урс пень напряжения n0rL чс)Око,,—;:,"i: .. Iсрого Г(ь(хода перво(о три Г Г(! p-! 1 (! и > r Ii;iет }3з у(>;3з вля ющие Бхо ды второГО: >з ?О >1 к«м>-1утзт(3рз 2?, при этом >Г()-,с>! . > )ч ?О закрыгзется Li ззпрещзе-! t! t ) „,, t t I I(1(.: l BK Toi)bi X и(1 пуп ьсо(3 С 40 выхода I! 0!.". >3> .,рз-Орз 23 . =-: Счегный вход f!Tol с! ) "Ie>ч(>кз 21 ерез второй E3I,lX0rt (! !.:) <:1};..",>;f!P,I(1Я H;, T KT()ii>,ILi ПХОД бло> з фо!,.1>и- ->3,-> .; . 5 >1 >з (}ход рззрец ения:3:;..0(>с«(.;-,: з j };,,-, > oмглукзтор 4- ?2 подклю .,":.-т ..-Ыход Lit. 0 (ника 10тзктсвой faCT0Tf } К С,т>}0.1, ()х,ду r!er)(30! i) СЧЕтЧИКа 17 и черо (; !. . >3 !Kopje блока 4 управления к таксопы;., «: 0ä }I. накопителя 7. с первого по «0 };;; т! >Й рег«,сrpc.. 1, 2. 11 12 000ТЕ> Тстпен> (> (30пе! h l>000яжения 3}ОГ, ii .скбй BflIlI! ii« t ", I I 1(>i=i I>".13!30ÃÎ Ген .РзтО!)3 14 че1)е- Г. ;3п} >Й: ..>о 15:и эл->ме>3т ИЛИ 16 Г}СЗС1У -: З (> «Д УС}З}3ОПК» УЛЯ ПЕРВОГО с Iei«fiv;: : .:.: Ор ".(}}}зя пергыи счетчик 17 в нулеA(,!> сt Ii . и через !>>ес1ой выход блока 4 ., Ор « . (. ti:! «, :т, ()зет нз вход устаH0!3vLi i лч н. "(.}>! i с (: 3 7. удерживая его в нулевом .: i 0: i!i!1, Vci 00! ".c f00 готово перейти в режим формирования частотно-модулированных сигналов. К этому моменту времени в блоке 13 памяти записаны п-разрядные неполные по величине коды частоты и фазы монохроматического и частотно-модулированного сигнала, при вычислении которых не использовались старшие m разрядов кода начальной частоты, хранящегося во втором регистре 2, Процесс формирования частотно-модулированных сигналов заключается в считывании из блока 13 памяти неполных по величине и-разрядных кодов частоты и фазы и их коррекции, заключающейся в дополнении кодов частоты и фазы до полных величин. Устройство переходит в режим формирования частотно-модулированных сигналов при появлении на выходе первого генератора 14 уровня напряжения логического нуля, поскольку это напряжение через первый ключ 15 и элемент ИЛИ 1б поступает на вход установки нуля первого счетчика 17, через шестой выход блока 4 управления поступает на вход установки нуля накопителя 7 и разрешает смену их состояний, При этом длительность формируемых сигналов определяется длительностью импульса отрицательной полярности на выходе первого генератора 14. Последовательность тактовых импульсов, поступающих на .счетный вход первого счетчи са 17 от источника 10 тактовой частоты чеоез коммутатор 22 начинает увеличивать содержимое первого счетчика 17, которое через третий выход блока 4 управления поступает на адресный вход блока 13 памяти и используется для последовательного считывания содержимого блока 13 памяти, Режим считывания блока 13 памяти задается уровнем напряжения логического нуля, поступающим через второй выход блока 4 управления с выхода второго ключа 20. В соответствии с изменяющимися адресами на выходе кода частоты блока 13 памяти (второй выход) формируется последовательность и-разрядных неполных по величине кодов частоты Кг монохроматического (на начальном этапе) и частотно-модулированного сигнала, которая поступает на вход и-разрядного четвертого регистра 12. Параллельно на выходе кода фазы блока 13 памяти (первый выход) формируется последо()ательность и-разрядных неполных по величине кодов фазы формируемого сигнала, которая поступает на вход и-разрядного третьего регистра 11. Под действием тактовых импульсов с выхода источника 10 тактовой частоты, поступающих через коммутатор 22 и пятый выход блока 4 управления на тактовые входы третьего и четвертого регистров 11, 12, п-разрядные 1626317 10 неполные по величине коды фазы Кр и чаI стоты К записываются и появляются на 1 выходах третьего и четвертого регистров 11. 12 соответственно. Третий и четвертый регистры 11, 12 выполняют функцию буферных регистров и введены для того, чтобы не ухудшить быстродействие устройства при коррекции считываемых из блока 13 памяти и-разрядных неполных по величине кодов фазы Кр и ча-! стоты К . Младшие и-m разрядов неполных I по величине п-разрядных кодов фазы leap и 1 частоты Кг формируемых сигналов с вторых I выходов третьего и четвертого регистров 11, и 12 соответственно поступают непосредственно на выходы синтезатора частотно-модулированных сигналов. Коррекция содержимого m старших разрядов третьего и четвертого регистров 11, 12 происходит следующим образом. Старшие m разрядов ! неполных по величине кодов частоты К формируемых сигналов поступают с первого выхода четвертого регистра 12 на первый вход второго сумматора 9, на второй вход которого поступают старшие m разрядов кода начальной частоты Кг с второго выхода I второго регистра 2, На выходе второго сумматора 9 формируются старшие m разрядов полных кодов частоты синтезируемых сигналов. Таким образом на втором выходе четвертого регистра 12 и на выходе второго сумматора 9 формируются и-разрядные коды частоты Kf синтеэируемых сигналов, которые могут быть в дальнейшем использованы для управления частотой перестраиваемого генератора. Старшие m разрядов неполных по величине кодов фазы Кр формируемых сигнаI лов поступают с первого выхода третьего регистра 11 на первый вход первого сумматора 8, на второй вход которого поступают m разрядов фазовых добавок Khp, с выходов m старших разрядов накопителя 7, которые формируются иэ m старших разрядов кода начальной частоты Кгн (поступающих с второго выхода второго регистра 2 через коммутатор 6 на входы m старших разрядов накопителя 7) согласно выражению K j =j К „— N ent — j Кг„, (6) 1 где j = 1,2,3„...N2; Kf — код в m старших разрядах второго регистра 2. Второе слагаемое выражения (6) реализуется автоматически при переполнении накопителя 7, Тогда на выходе первого сумматора 8 будут формироваться старшие m разрядов полных кодов фазы синтезируемых сигналов. Таким образом на втором выходе третьего регистра 11 и на выходе первого сумматора 8 формируются п-разрядные коды фазы ICp синтезируемых сигналов, которые могут быть в дальнейшем использованы для обращения к постоянному запоминающему устройству (не показано), в котором записана таблица значений синусоидальной функции для последующего преобразования кодов амплитуд дискретного сигнала в аналоговый частотно-модулированный сигнал, Минимальный период тактовых импульсов на выходе источника 10 тактовой частоты ограничен быстродействием многоразрядного двоичного первого счетчика 17. Разрядность которого выбирается исходя из потребного объема блока 13 памяти и не превышает 12 — 16 двоичных разрядов. Быстродействие стандартной четы рел разрядной микросхемы, используемой для построения многоразрядных счетчиков. примерно равно быстродействию стандартной четырехразрядной микросхемы комбинационного сумматора, используемой для построения накопителя 7. Поэтому можно считать, что при использовании для формирования фазовых добавок КДр старших двенадцати разрядов накопителя 7 (нэ остальные разряды коммутатором 6 подключается нулевой код) потенциальное быстродействие устройства при фоомировании частотно-модулированных сигналов сохраняется. Для большинства практических применений оказывается достаточным изменение старших двенадцати разрялов кода начальной частоты К,„, Для обеспечения высокой точности задания скорости частотной модуляции обычно используются накопители 7 разрядностью 24 — 32 двоичных разряда. Период тактовых импульсов второго генератора 23 (используемых в режиме подготовки к работе для расчета полноразрядных кодов фазы) должен быть более чем в два раза большим периода тактовых импульсов источника 10 тактовой частоты 10: 12ги титч/2. Время подготовки к работе при изменении любого из m старших разрядов кода начальной частоты составит один период тактовых импульсов первого генератора 14, поскольку следующий импульс с выхода первого генератора 14 позволит формировать частотно-модулированный сигнал с новым значением начальной частоты беэ скачка и разрыва по частоте. При формировании квазинепрерывных частотно-модулированных сигналов, длительность которых 1626317 Ранн3 Г!ЕР(.0<(У 11 П(<В ГОРЕ!«ИЯ, В)) МЯ Г!ОДГОТОВКИ t(Р<аб(ет B худ:<- .," е !злсно длительно ти форм 10.":.. 1ог: ",BOTîòно-r:Г)дул!)рnг<3<<нпг<з сиГнал 5 <-:«<,«,) Ч3(-ТОТНП мол < i< <:"0eel p;,Г! ЛОжное сос Г I!B <, =. Г)IB<11ll разряд кОда н!1 ча(! ьl«г)<з «,,: 1 < i !,< «О г< Гороf.i О-.п <стг)е 2, П Г)и:! ):;: "= Г:,< ".; < )1
<, ПГ)Л<,: ) -".! . : . :., " .:. !»-.(1È .. Т«?:.< Г. П <. i. < ! > f111(>
0i0>, .!<, I,; -,
С(i)(!i . i i °,; . 1i: —. "!I <(".. i3Cl0Т) I ."" «НИ ДЛИ I", . «< : " I <Ь)ЛЛ liPli:)Т . !
ЛИB, > у г ь I <. j 1 Р i," 3 а «< Г) I J > (, -,-;<,;;,...-. I (\ .-, "° i i ) r i..., 1 ;<(; Г<) -<;...", -! <1<;! Г)
ПОЛ ЬЗ ) i «,, . :К!! <И В«-<Х(4 <."Д i< ЧЗСТО t.,:, I !, ::!< .ill 1< i,i,= Зовi <1 J>(< it " (: Г<, К< !,1f?, < <« ..;." I", . ЛЬIХО<,,«< I - . Ы<<Л <)>
ЭТИ.1 Г -,.iii. ПЛ ;
>5 1«, (3<. (, «Г ., 1-<)с«0 < i, (е. быст1)0Д<0 ИС1!-, !,i. П <, <, ll 1 Г >I. !) и .>ада Н!1!1 нулевого ко<10 о(;".)c Ги частотной модуляЦИИ г-, !1, ?ЕДЛЛГЛ< МQB УС? РОЙГТВО МОЖОТ быть испо! »зоьлно B ка-loñòee с iHTåçe(îpà CЕTKИ !30; -,; &Of? i (» . tT0P «3«- отно-моДУл 1POBBIIн ы )(с i 1 < «,! <, Г 0<< Гы ji f I„ 1<и и О Г . О. Г< в. » < « л ь H0> (-(?е ЧВГТО(Ь 1 i"" I: 1 iт! ОСЛ< ДQL,, )(ЕЛЬНО CQ е д I! l Q i I! «! <, - р в -.i 1 -«,, 1« t > Г. B < 1 Я г < 1 11 ll I I t> Or?В сь1 i- - .: f i i) l ) а (< .., I л <; с< и 11 <3 > <ь к 0 до н 1 В т и 0 О и регистр ча, ë.«< и. BTQp ПЕ Рг ОГО !>Е "„ (Ра Гlа" 1Я!!1 И Я Н ЛЯГ", < ",;, i ..P<(Û) <>r I(I f? < ) B ) t < t « t x c t1 f H 3 f(Q (>, (I? 0 f t1 É н х 0 Д Ц и ф Р Оного к<) - i.:)pe <)л? Пбt>åðè!«.н Кодовым ВХОД 011 В i i : j ". )Г !) . И : l :3 Г. . f11!Ò i 11 Я!,Л <<ЕТСЯ ВТОР)ЯМ К i).,ГЗ II Х<) <>О >1 СИНГ(;Be ОР3 ЧаС ТОTtlо М(>Д)>i)i l.)0«13tlt«ЫХ СИГ
В<хОдом блока формирОВаниЯ кОДа частоты, третии вход которого объединен с четвертым входом цифрового компаратора и подкл;очен к первому выходу второго регистра П ""1ЯТИ, B ЫХОД НЭКОПИТЕЛЯ КОДОВ СОЕДИНЕН С l ог?ым Входом блока памяти, второй выход Г.,-l» và управления подключен к тактовому t!. ()ду блока формирования кода частоты и к ! <ходу разрешения записи блока памяти, адресный вход которого соединен с третьим выходом блока управления, о т л и ч а юшийся тем. что, с целью повышения быстродействия путем уменьшения времени под о!онки к работе при изменении на«ап t:.ной частоты и знака скорости формируемых сигналов, введены последоBателbH0 соединенные третий регистр памяти и первый сумматор кодов, четвертый регистр памяти, второй сумматор кодов и коммутато!3, информациОнный и упрдВляlо щий Входы и выход которого подключены соответственно к выходу блока формирования кода частоты, к четвертому выходу блока управления и к первому входу накопителя кодов, !вход с"<нхронизации которого объединен с Входами синхронизации первого, второго, третьего и <стнертого регистров памяти и подключен к пятому выходу блока управления, шестой выход которого соединен с входом установки нуля накопителя кодов, кодовь!Й l;xone третьего регистра па r и лодкл<очен к первому выходу блока IlBfiяти, второй выход которого соединен с I:0äîBым Выходо)1 четвертого регистра па11яти, второй вход первого сумматора кодов соединен с выходом накопителя кодов, пер-! )ь!й выход четвертого регистра памяти подключен к nepeo,">Ió входу второго сумматора кодов, второй вход которого объединен с BTophlt Входом коммутатора и соединен с Вторым нь;ходом второго регистра памяти, выходы первого и второго сумматоров кодов, BTopble выходы третьего и четвертого pci còðQB памяти являются соответственно пе!.Вым. вторым, третьим и четвертым выходами синтезатора частотно-модулированнь!х сигналов. 2. Синтеза(op по п, 1, о т л i ч а ю щи йс;- тем, что блок управления содержит поСЛЕ)OBBTBnt HO СОЕДИНЕННЫЕ ПЕРВЫЙ ГЕНЕp; ИЛИ, первый счетчик, первый триггер, второй кл)оч, второи счетчик и второй триггер, лоследова(ельно соединенные второй . енератор импульсов и коммутатор, выход которого соединен с в(орым ь (одом первого счетчика, Вь,ход второго генератора импульсон подключен также к сигнальному входу г!тОрОГО <;Л<ОЧа, ВтОрОй НХОд ЭЛЕМЕНта ИЛИ 1626317 Составитель Ю.Ковалев Техред М.Моргентал Корректор Н.Король Редактор А.Мотыль Заказ 282 Тираж 443 Подписное ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР 113035, Москва, Ж-35, Раушская наб„4/5 Производственно-издательский комбинат "Патент", г, ужгород, ул.Гагарина. 101 объединен с вторым входом первого триггера, вторым входом второго триггера и с установочным входом второго счетчика и является установочным входом блока управления, выход второго триггера является первым выходом блока управления, первый выход первого триггера соединен с вторым входом коммутатора, второй выход первого триггера подключен к управляющему входу первого ключа и является четвертым выходом блока управления, выход второго ключа является вторым выходом блока управления, второй выход первого счетчика. выход 5 коммутатора и выход элемента ИЛИ являются соответственно третьим, пятым и шестым выходами блока управления, третий вход коммутатора является сигнальным входом блока управления.
