Частотный модулятор

 

Изобретение относится к радиотехнике. Цель изобретения - повышение стабильности фазовой девиации. Частотный модулятор содержит делитель 1 частоты с фиксированным коэффициентом деления (ДФКД), счетчик 2, регистр 3 памяти, делитель 4 частоты с переменным коэффициентом деления (ДПКД), реверсивный счетчик 5, сумматор 6 кодов, блок 7 постоянной памяти (БПП), цифроаналоговый преобразователь (ЦАП) 8, фильтр 9 нижних частот, накапливающий сумматор (НС) 10, формирователь 11 импульсов, элемент 12 задержки , триггер 13 Частотный канал содержит НС 10, сумматор 6, БПП 7. ЦАП 8, фильтр 9. В канале модуляции опорная частота делится в ДФКД 1 и поступает на счетчик 2 и по сигналу с эпемента 12 задержки переписывается в регистр 3, код с выхода которого служит кодом коэффициента деления ДПКД 4. Выходные импульсы ДПКД 4 поступают на реверсивный счетчик 5. При переменном значении сигнала на входе D-триггера 13 направление счета реверсивного сметчика 5 изменяется и набег фазы выходного сигнала меняет знак. 1 ил. Ј

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК (5!)5 Н 03 С 3/00

ГОСУДАРСТВЕ ННЫЙ КОМИТЕТ

ПО ИЗОБРЕТЕНИЯМ И ОТКРЫТИЯМ

ПРИ ГКНТ СССР

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ (21) 4653336/09 (22) 20,02.89 (46) 07.02.91. Бюл. N 5 (72) А,И.Урьяс и Б.А.Трапезников (53) 621.376.3(088.8) (56) Авторское свидетельство СССР

М 1287207, кл. Н 03 В 19/00, 24.10.85, Патент США N. 4628286, кл. 332-9R, 09.12.86, (54) ЧАСТОТНЫЙ МОДУЛЯТОР (57) Изобретение относится к радиотехнике.

Цель изобретения — повышение стабильности фазовой девиации. Частотный модулятор содержит делитель 1 частоты с фиксированным коэффициентом деления (ДФКД), счетчик 2, регистр 3 памяти, делитель 4 частоты с переменным коэффициентом деления (ДПКД), реверсивн ый счетчик 5, . Ы 1626320 А1 сумматор 6 кодов. блок 7 постоянной памяти (БПП), цифроаналоговый преобразователь (ЦАП) 8, фильтр 9 нижних частот, накапливающий сумматор (НС) 10, формирователь 11 импульсов, элемент 12 задержки, триггер 13, Частотный канал содержит НС

10, сумматор 6, БПП 7. ЦАП 8, фильтр 9. В канале модуляции опорная частота делится в ДФКД 1 и поступает на счетчик 2 и по сигналу с элемента 12 задержки перепигывается B регистр 3, код с выхода которого служит кодом коэффициента деления ДПКД

4. Выходные импульсы ДПКД 4 поступают на реверсивный счетчик 5. При переменном значении сигнала на входе D-триггера 13 направление счета реверсивного счетчика 5 изменяется и набег фазы выходного сигнала меняет знак. 1 ил.

1626320

Изобретение относится к радиотехнике и может быть использовано в системах связи и в измерительных генераторах.

Целью изобретения является повышение стабильности фазовой девиации.

На чертеже представлена структурная электрическая схема частотного модулятора.

Частотный модулятор содержит делитель 1 частоты с фиксированным коэффициентом деления (ДФКД), счетчик 2, регистр

3 памяти, делитель 4 частоты с переменным коэффициентом деления (ДПКД). реверсивный счетчик 5, сумматор 6 кодов, блок 7 постоянной памяти (БПП), цифроаналоговый преобразователь (ЦАП) 8, фильтр 9 нижних частот, накапливающий сумматор (НС)

10, формирователь 11 импульсов, эле 1ент

12 задержки и D-триггер 13.

Частотный модулятор работает следующит образом.

НС 10 накапливает код частоты F с темпом опорной частоты fo. На выходе НС 10 формируется пилообразный код фазы, который через сумматор 6 поступает на -1дресные входы БПП 7. В БПП 7 по каждому адресу записаны значения синусоиды и, таким образом, БПП 7 является прег бразователем кода фазы в код амплитуды синусоидального колебания, который через

ЦАП 8 преобразуется s ступенчатый аналоговый синусоидальный сигнал, который сглаживается от ступенек дли1ельностью в период опорной частоты фильтром 9. Поскольку пилообразный код фазы нарастает со скоростью F дв. единиц за период опорной частоты fo, а в БПП 7 записано Q отсчетов синусоиды на один период, то на выходе о

ЦАП 8 формируется сигнал с частотой — Г

0 при постоянном значении кода на втором входе сумматора 6, Этот вход можно назвать фазовым, поскольку код Ф на его входе сдвигает фазу выходного сигнала на

2 л Ф/С1 радиан. Младший разряд этого ко2 л да соответствует сдвигу фазы на — — радиан и это значение определяет инструглентальную точность сдвига фазы. Рассмотренные элементы устройства образуют канал несущей.

Рассмотрим канал модуляции. Сигнал опорной частоты поступает на ДФКД 1. где делится по частоте íà Q/4, где Q — емкость

БПП 7, Полученный сигнал с частотой 4 1оЯ поступает на счетчик 2, который считает периоды этой частоты за время 1/F . Сигнал Рт с шины тактовой частоты поступает на формирователь 11, на выходе которого образу5

55 ется короткий импульс, разрешающий запись содержимого счетчика в регистр 3.

Этот же импульс через элемент 12 задержки сбрасывает счетчик 2 в нуль. Задержка необходима, чтобы запись в регистр 3 произошла до сбрасывания счетчика, и по величине должна быть меньше периода выходного сигнала ДФКД 1. Таким образом, счетчик 2 к моменту сброса накапливает число М = 4fo/F,Q, Это число поступает на кодовый вход ДПКД 4 в качестве коэффициента деления и на выходе ДПКД 4 формируются имульсы с частотой Fp = fo/M =- F>Q/4, Эти импульсы поступают на реверсивный счетчик 5, направление счета в котором определяется сигналом с выхода D-триггера

13, где сигналы данных привязываются к фронтам сигнала тактовои частоты Рг. Если этот сигнал имеет, например, высокий уровень, то за время. равное длительности символа 1/FT, содержимое счетчика 2 линейно увеличивается на Fp/FT = Q/4, Изменение кода на Q/4 соответствует изменению фазы выходного сигнала на Ы2, поскольку значение кода 0 соответствует набегу фазы 2л.

Если емкость реверсивного счетчика 5 также равна О, то переполнение его, которое может иметь место при длительном (более четырех тактов) постоянном уровне на кодовом входе частотного модулятора, не оказывает влияния на фазу выходного сигнала канала несущей, гак как код адреса БПП 7 при этом изменяется на Q и, соответственно, фаза сигнала на выходе ЦАП 8 — на 2л., что для синусоидального сигнала эквивалентно отсутствию сдвига фазы.

При переменногл значении сигнала на шине данных направление счета в реверсивном счетчике 5 будет изменяться и набег фазы выходного сигнала будет менять знак, но будет оставаться равным

+А/2 и — А/2 за каждый период тактовой частоты. При изменении тактовой частоты будет изменяться содержимое регистра 3 и частота F

Точность равенства +-,тсб2 набега фазы эа период тактовой частоты определяется емкостью БПП 7 и, соответственно, равной ей емкостью реверсивного счетчика 5. Например, при Q = 2048 дискретность фазы составляет 2 т/О = 0.175, что более, чем достаточно для большинства прил1енений, Таким образом, частотный модулятор обеспечивает высокую точность поддержания величины девиации фазы, равной

+.лг 2, за период тактовой частоты при пе1626320

Составитель Ю.Ковалев

Техред М,Моргентал Корректор Н.Король

Редактор С.Пекарь

Заказ 282 Тираж 441 Подписное

8НИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР

113035, Москва, Ж-35, Раушская наб., 4/5

Производственно-издательский комбинат "Патент", г. Ужгород, ул.Гагарина, 101 ременном значении этого периода, чем обеспечивается потенциально возможное подавление боковых лепестков при модуляции несущей методом MSK (40 дБ).

Частотный модулятор обеспечивает 5 также независимое изменение несущей частоты и скорости передачи информации при сохранении качества модуляции. Обеспечиваемое при этом подавление побочного спектра позволяет более эффективно ис- 10 пользовать полосу частот при многоканальной передаче с частотным уплотнением.

Кроме того, поскольку точность поддержания девиации фазы очень высока, то выходная частота частотного модулятора может 15 быть повышена умножением частоты после фильтра 9, а чтобы результирующий набег фазы оставался равным +- л/2, достаточно уменьшить коэффициент деления ДФ КД 1 в коэффициент умножения раз. 20

Формула изобретения

Частотный модулятор, содержащий регистр памяти и последовательно соединенные накапливающий сумматор, сумматор кодов, блок постоянной памяти, цифроана- 25 логовый преобразователь и фильтр нижних частот, при этом тактовый и кодовый входы накапливающего сумматора являются соответственно входом опорной частоты и кодовым входом частотного модулятора, о т л ич а ю шийся тем, что, с целью повышения стабильности фазовой девиации, введены последовательно соединенные делитель с фиксированным коэффициентом деления и счетчик, последовательно соединенные делитель частоты с переменным коэффициентом деления и реверсивный счетчик, D-триггер и последовательно соединенные формирователь импульсов и элемент задержки, выход которого подключен к входу сброса счетчика, выход формирователя импульсов соединен с тактовым входом регистра памяти, выход 0-триггера подключен к входу реверса реверсивного счетчика, кодовый выход которого соединен с вторым входом сумматора кодов. тактовый вход

0-триггера объединен с входом формирователя импульсов и является тактовым входом частотного модулятора, тактовый входделителя частоты с фиксированным коэффициентом деления объединен с тактовым входом делителя частоты с переменным коэффициентом деления и подключен к тактовому входу накапливающего сумматора, вход и выход регистра памяти соединены соответственно с выходом счетчика и с кодовым входом делителя частоты с переменным коэффициентом деления.