Многофункциональный логический модуль

Авторы патента:

H03K19/0944 - с использованием полевых транзисторов с изолированным затвором (H03K 19/096 имеет преимущество)

Изобретение относится к импульсной технике и микроэлектронике и предназначено для реализации всех симметрических булевых функций трех переменных. Цель изобретения упрощение многофункционального логического модуля. Поставленная цель достигается тем, что модуль содержит три (Л о со-

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК (292 (21) 20 А1 щ)5 H 03 К 19/0944

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ

ПО ИЗОБРЕТЕНИЯМ И ОТКРЫТИЯМ

ПРИ ГКНТ СССР (21) 4688573/21 (22) 03.05.89

{46) 23.03.91. Бюл. Р 11 (72) В.В,Торбунов, Л.Б.Авгуль, А.А.Егоров и В,И.Гришанович (53) 681.325.65(088.8) (56) Авторское свидетельство СССР

Р 1233274, кл. Н 03 К 19/094, 1984.

Авторское свидетельство СССР

Ф 1538248, кл. Н 03 К 19/094, 1988.

2 (54) МНОГОФУНКЦИОНАЛЬНЬЙ ЛОГИЧЕСКИЙ

МОДУЛЬ (57) Изобретение относится к импульсной технике и микроэлектронике и предназначено для реализации всех симметрических булевых функций трех переменных. Цель изобретения вЂ” упрощение многофункционального логического модуля. Поставленная цель дости гается тем, что модуль содержит три

1637020 информационные шины 1-3, четыре настроечные шины 4-7, две шины 8 и 9 питания, три элемента НЕ 10-12, два элемента 2-2И-ЗИЛИ 13 и 14 элемент

2-2И-2ИЛИ 15, элемент 2-ЗИ-2ИЛИ 18, два элемента ИЛИ 16 и 17, одну выходную шину 19. При подаче на информационные шины двоичных переменных Х<, 1

Изобретение относится к области импульсной техники и микроэлектроники и предназначено для реализации всех симметрических булевых функций трех переменных.

Цель изобретения вЂ” упрощение мно гофункционального логического модуля за счет уменьшения числа внешних шин

;при реализации симметрических булевых функций.

На чертеже представлена электри1 ческая принципиальная схема многофункционального логического модуля.

Модуль содержит три информационные шины 1-3, четыре настроечные шины 4-7, две шины 8 и 9 питания, три элемента НЕ 10-12, два элемента

2-2И-3HJIH 13 и 14, элемент, 2-2И-2ИЛИ

15, два элемента ИЛИ 16 и 17, элемент

2-ЗИ-2ИЛИ 18, выходную шину 19.

Элемент НЕ 10 выполнен на одном нагрузочном 20 и одном переключательном 21 транзисторах,, элемент НЕ 11 на одном нагрузочном 22 и одном переключательном 23 транзисторах, элемент НЕ 12 вЂ” на одном нагрузочном 24 и одном переключательном 25 транзисторах.

Элемент 2-2И-ЗИЛИ 13 выполнен на пяти переключательных 26-30 и одном нагрузочном 31 транзисторах, элемент,.

2-2И-ЗИЛИ 14 вЂ” на пяти переключательных 32-36 и одном нагрузочном

37 транзисторах.

Элемент 2-2И-2ИЛИ 15 выполнен на четырех переключательных 38-41 и одном нагрузочном 42 транзисторах, элемент ИЛИ 16 вЂ” на двух переключательных 43 и 44 и одном нагрузочном 45 транзисторах, элемент ИЛИ 17 вЂ” на двух переключательных 46 и 47 и одном нагрузочном 48 транзисторах.

Х, Х> на настроечные шины вЂ” сигналы настройки, принадлежащие множеству

1 0,1) на выходной шине реализуется некоторая симметрическая булевая функция трех переменных Р=Р(-t Xgs

Х ), определяемая вектором настройки

П (Р )=(Ло, П(, Л, Пэ), 1 ил

1 табл.

Элемент 2-ЗИ-2ИЛИ 18 собран на. шести переключательных 49-54 и одном нагрузочном 55 транзисторах.

Первая информационная шина модуля соединена с входной шиной элемента

НЕ 10 (затвор транзистора 21), первой входной шиной элемента 2-2И-ЗИЛИ 13 (затвор транзистора 26), первой входной шиной элемента 2-2И-ЗИЛИ 14 (затвор транзистора 32) и первой входной шиной элемента 2-2И-2ИЛИ 15 (затвор транзистора 38)„ Выходная шина элемента НЕ 10 (сток транзистора

21) соединена с второй входной шиной элемента 2-2И-ЗИЛИ 13 (затвор транзистора 29), второй входной шиной элемента 2-2И-ЗИЛИ 14 (затвор транзистора 35) и второй входной шиной элемента 2-2И-2ИЛИ (затвор транзистора 41) .

Первая настроечная шина 4 модуля соединена с четвертой входной шиной элемента 2-2И-ЗИЛИ 13 (затвор транзистора 28), вторая настроечная шина

5 модуля соединена с третьей входной шиной элемента 2-2И-ЗИЛИ 13 (затвор транзистора 27) и четвертой входной шиной элемента 2-2И-2ИЛИ 15 (затвор транзистора 40), третья настроечная шина 6 модуля соединена с третьей входной шиной элемента 2-2И-2ИЛИ 15 (затвор транзистора 39) и четвертой входной шиной элемента 2-2И-ЗИЛИ 14 (затвор транзистора 34), четвертая настроечная шина 7 модуля соединена с третьей входной шиной элемента 22И-ЗИЛИ 14 (затвор транзистора 33).

Вторая информационная шина 2 модуля соединена с входной шиной второго элемента НЕ 11 (затвор транзистора 23), пятой входной шиной элемента 2-2И-ЗИЛИ 13 (затвор транзистора 30) и первой входной шиной пер5 ° 163 вого элемента ИЛИ 17 (затвор транзистора 47), вторая входная шина кото- . рого (затвор транзистора 46) соединена с выходной шиной элемента 2-2И2ИЛИ 15 (сток транзистора 42) и первой входной шиной второго элемента

ИЛИ 16 (затвор транзистора 44), вторая входная шина которого (затвор транзистора 43) соединена с пятой входной шиной элемента 2-2И-ЗИЛИ 14 (затвор транзистора 36) и выходной шиной второго элемента НЕ 11 (сток транзистора 23) .

Третья информационная шина 3 модуля соединена с входной шиной третьего элемента НЕ 12 (затвор транзистора 25) и третьей входной шиной элемента 2-ЗИ-2ИЛИ 18 (затвор транзистора 49), вторая входная шина которого (затвор транзистора 50) соединена с выходной шиной первого элемента ИЛИ 17 (сток транзистора 48), первая входная шина (затвор транзистора 51) соединена с выходной шиной элемента 2-2И-ЗИЛИ 14 (сток транзистора 37), четвертая входная шина (затвор транзистора 54) соединена с выходной шиной второго элемента ИЛИ

16 (сток транзистора 45), пятая входная шина (затвор транзистора 53) соединена с выходной шиной элемента

2-2И-ЗИЛИ 13 (сток транзистора 31), шестая входная шина (затвор транзистора 52) соединена с выходной шиной третьего элемента НЕ 12 (сток транзистора 25).

Выходная шина 19 модуля соединена с выходной шиной элемента 2-ЗИ-2ИЛИ

18 (сток транзистора 55).

Многофункциональный логический модуль работает следующим образом.

На информационные шины 1-3 подаются двоичные переменные Х„, Х и

Кя соответственно, на настроечные шины 4-7 вЂ” сигналы настройки IT, П,, П и П э соответственно, значения которых принадлежат множеству 0,1 .

На выходной шине 19 реализуется некоторая симметричная булева функция

F=F (Х, Х, X ), определенная вектором настройки П(Р)=(П„П, П, П,).

Первообразная модуля имеет вид

F (X(э Х ° Х3) =Хэ (ХД По Х Ч П< Х< ) (Х Ч Р Х Ч чп х,) х (х vII

7020

Реализуемые модулем симметрические булевы функции и соответствующие им компоненты вектора настройки П(Р) представлены в таблице.

Сигналы настройки

ПП ПП

45 67

О О О

0 О 0

0 О 1

30 формула изобретения

Многофункциональный логический модуль, выполненный на МОП-транзисторах, содержащий три информационные шины, четыре настроечные шины, две шины питания и три элемента НЕ, вход" ная шина i-ro (i=i,3) из которых сое-.

40 динена с -й информационной шиной модуля, отличающийся тем, что, с целью упрощения за счет уменьшения числа внешних шин при реализации симметрических булевых функций, 45 содержит два элемента ИЛИ, элемент

2-3И-2ИЛИ, элемент 2-2И-2ИЛИ и два. элемента 2-2И-ЗИЛИ, первая входная шина j-го (j=1,2) из которых соединена с первой входной шиной элемен5О та 2-2И-2ИЛИ и первой информационной шиной модуля, вторая входная шина

j-го элемента 2-2И-ЗИЛИ соединена с второй входной шиной элемента 2-2И2ИЛИ и выходной шиной первого элемента НЕ, третья информационная шина первого элемента 2-2Н-ЗИЛИ соединена с первой настроечной шиной модуля, вторая настроечная шина которого соединена с четвертой входной шиной

0 О 1

О 1 О

О 1 1

1 0 О

1 О О

1 0 1

1 О 1

1 1 О

1 1 1

Реализуемая функция на выходной шине

О О

1 х,х х

О Х Х Х ЧХ<Х Х ЧХ Х Х

1 Xi Х ЧХ, Хзчх х з

О Хi Xg+VX(xgXgVX Хдхэ

1 Х XgxgVX)xgXgVX(XzX VXI Х Х о х х Vx„x„vx х

1 XI vxzVX s

xtхЛ3

1 Х Х ХзЧХ(Х Хз

0 Х XzX VXI XzxgVX<х хзЧXI Х Х

1 Х XzXQV Xf XzYX Х Чхях

О ХixzVX XgVxzxg хx õVõ xVX x Vx x о х чх,vx, 1 1

1637020 первого элемента 2-2И-ЗИЛИ и третьей входной шиной элемента 2-2И-2ИЛИ

Ф четвертая входная шина которого сое- динена с третьей настроечной шиной

5 модуля и третьей входной шиной второго элемента 2-2И-ЗИЛИ, четвертая входная шина которого соединена с четвертой настроечной шиной модуля, вторая информационная шина которого 10 соединена с пятой входной шиной первого элемента 2-2И-ЗИЛИ и первой входной шиной первого элемента ИЛИ, вторая входная шина которого соединена с выходной шиной элемента 2-2И- 15

2ИЛИ и первой входной шиной второго элемента ИЛИ, вторая входная шина которого соединена с выходной шиной второго элемента НЕ и пятой входной шиной второго элемента 2-2И-ЗИЛИ, 20 выходная шина которого соединена с первой входной шиной элемента 2-ЗИ2ИЛИ, вторая входная шина которого соединена с выходной шиной первого элемента ИЛИ,третья входная шина 25 соединена с третьей информационной шиной модуля, четвертая входная шина соединена с выходной шиной первого элемента 2-2И-ЗИЛИ, пятая входная шина соединена с выходной шиной вто- 30 рого элемента ИЛИ, шестая входная шина соединена с выходной шиной третьего элемента НЕ, выходная шина соединена с выходной шиной модуля, элемент 2-2И-ЗИЛИ содержит шесть MOII-35 транзисторов, затвор k-ro (k=1,5) из которых соединен с k-й входной шиной элемента, сток первого ЯОП-транзистора соединен с первой шиной питания, стоками второго и пятого МОП-тран- 40 зисторов,исток первого MOII-транзистора соединен со стоком третьего МОПтранзистора, исток которого соединен с выходной шиной элемента, истоком пятого МОП-транзистора, затвором и стоком

45 шестого MOII-транзистора и истоком четвертого МОП-транзистбра, сток которого соединен с истоком второго МОПтранзистора, исток шестого MOII-транзистора соединен с второй шиной питания, элемент.2-2И-2ИЛИ содержит пять МОП-транзисторов, сток .j-го (1=1,2) из которых соединен с первой шиной питания, а затвор соединен с

j-й входной шиной элемента, исток соединен со стоком (j+2)-го МОП-транзистора, затвор которого соединен с (j+2) и входной шиной элемента, а исток соединен с выходной шиной элемента, стоком и затвором пятого tOIIтранзистора, исток которого соединен с второй шиной питания, элемент 2ЗИ-2ИЛИ содержит семь МОП-траизисторов, затвор 1-ro (1=1,6) из которых соединен с 1-й входной шиной элемента, первая шина питания которого соединена со стоком m-гб (m=1 4) МОПтранзистора, исток которого соединен со стоком (m+1)-ro МОП-транзистора, исток которого соединен со стоком (m+2)-ro МОП-транзистора, исток которого соединен с выходной шиной элемента и затвором и стоком шестого МОПтранзистора, исток которого соединен с второй шиной питания, элемент ИЛИ содержит три МОП-транзистора, затвор

j-го (j=1,2) из которых соединен с

j-й второй шиной элемента, а сток соединен с первой шиной питания, исток соединен с выходной шиной элемента и затвором и стоком третьего

MOII-транзистора, исток которого соединен с второй шиной питания, элемент НЕ содержит два MOII-транзистора, . затвор и сток первого из которых соединен с первой шиной питания, а исток соединен с выходной шиной элемента и стоком второго МОП-транзистора, затвор которого соединен с входной шиной элемента, а исток соединен с второй шиной питания, Составитель О.Скворцов

Редактор Е.Папп Техред Л.Олийнык Корректор М.Самборская

Заказ 825

Тираж 463

Подписное

ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР

113035, Москва, Ж-35„ Раушская наб., д. 4/5

Производственно-издательский комбинат "Патент", r, Ужгород, ул. Гагарина, 101

Схема возбуждения сканирования и схема логической операции и-не такой схемы // 2648614

Изобретение относится к области технологий для жидкокристаллических дисплеев. Технический результат заключается в обеспечении использования одного типа устройств тонкопленочных транзисторов за счет использования схемы возбуждения сканирования для оксидного полупроводникового тонкопленочного транзистора. Технический результат достигается за счет схемы логической операции И-НЕ, содержащей первый инвертор и второй инвертор, применяемые к схеме удержания пониженного напряжения схемы GOA, девятый транзистор, затвор которого электрически соединен с выходом первого инвертора, сток электрически соединен с постоянным высоким потенциалом, а исток электрически соединен с выходом схемы логической операции, десятый транзистор, затвор которого электрически соединен с выходом второго инвертора, сток электрически соединен с постоянным высоким потенциалом, а исток электрически соединен с выходом схемы логической операции, одиннадцатый транзистор, затвор которого электрически соединен с первым входом схемы логической операции, а сток электрически соединен с выходом схемы логической операции, и двенадцатый транзистор, затвор которого электрически соединен со вторым входом схемы логической операции, сток электрически соединен с истоком одиннадцатого транзистора, а исток электрически соединен с постоянным низким потенциалом. 3 н. и 16 з.п. ф-лы, 3 ил.