Устройство для тактовой синхронизации

 

Изобретение относится к технике связи Цель изобретения - повышение точности синхронизации. Устройство содержит два перемножителя, четыре переключателя, восемь интеграторов, пять блоков памяти, двенадцать квадраторов, десять сумматоров , r-р гармонических колебаний, г-р тактовых импульсов, блок добавления и вычитания, делитель частоты, два дешифртора, шесть накопителей, вычислитель тактового сдвига, два блока формирования сигналов готовности и инвертор. Цель достигается за счет осуществления коррекции тактовых меток приемника и передатчика путем вычитания или добавления импульсов в гребенке импульсов г-ра тактовых импульсов . 4 ил

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК (ss)s Н 04 1 7/02

ГОСУДАРСТВЕННЫЙ КОМИТЕТ

ПО ИЗОБРЕТЕНИЯМ И ОТКРЫТИЯМ

ПРИ ГКНТ СССР

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ (21) 4703550/09 (22) 08.06.89 (46) 15.04,91. Бюл. ¹ 14 (71) Ленинградский институт авиационного приборостроения (72) Б.Д. Кудря шов и Е, П. О вся н ников (53) 621.394.662 (088,8) (56) Авторское свидетельство СССР

¹ 1305885, кл. Н 04 I 7/02, 1984. (54)УСТРОЙСТВО ДЛЯ ТАКТОВОЙ СИНХРОНИЗАЦИИ (57) Изобретение относится к технике связи, Цель изобретения — повышение точности синхронизации, Устройство содержит два

Изобретение относится к технике связи и может быть использовано в аппаратуре передачи данных, Цель изобретения — повышение точности синхронизации.

На фиг.1 представлена структурная электрическая схема устройства для тактовой синхронизации; на фиг.2 — схема блока добавления и вычитания; на фиг.3 — cxeMa накопителя; на фиг.4 — схема блока формирования сигналов готовности, Устройство для тактовой синхронизации содержит первый 1 и второй 2 перемножители, первый 3 и второй 4 переключатели, первый 5, второй 6, третий 7 и четвертый 8 интеграторы, первый 9 и второй 10 блоки памяти, первый 11, второй 12, третий 13 и четвертый 14 квадраторы, первый 15 и второй 16 сумматоры, генератор 17 гармонических колебаний, генератор 18 тактовых импульсов, блок 19 добавления и вычитания, делитель 20 частоты, первый дешифра„„Я „„1642591 А1 перемножителя, четыре переключателя, восемь интеграторов, пять блоков памяти, двенадцать квадраторов, десять сумматоров, г-р гармонических колебаний, r-р тактовых импульсов, блок добавления и вычитания, делитель частоты, два дешифртора, шесть накопителей, вычислитель тактового сдвига, два блока формирования сигналов готовности и инвертор, Цель достигается за счет осуществления коррекции тактовых меток приемника и передатчика путем вычитания или добавления импульсов в гребенке импульсов г-ра тактовых импульсов, 4 ил, тор 21, третий 22 и четвертый 23 сумматоры, пятый 24 и шестой 25 квадраторы. пятый сумматор 26, первый 27, второй 28 и третий

29 накопители, вычислитель 30 тактового сдвига, первый 31 и второй 32 блоки формирования сигналов готовности, второй дешифратор 33, пятый 34, шестой 35, седьмой

36 и восьмой 37 интеграторы, третий 38 и .четвертый 39 переключатели, четвертый 40, пятый 41 и шестой 42 накопители, шестой

43, седьмой 44 и восьмой 45 сумматоры, седьмой 46, восьмой 47, девятый 48, десятый 49, одиннадцатый 50 и двенадцатый 51 квадраторы, девятый 52 и десятый 53 сумматоры, третий 54 и четвертый 55 блоки памяти, инвертор 56.

Блок 19 добавления и вычитания содержит реверсивный счетчик 57, первый 58 и второй 59 триггеры, первый 60, второй 61, третий 62 и четвертый 63 элементы И, генератор 64 импульсов, дешифратор 65 нулевой комбинации, элемен- ИЛИ 66.

i 642591

Накопитель 27 (28, 29, 40-42) содержит анапосо-цифровой преобразователь (АЦП) .67, сумматор 68, первый 69 и второй 70 элементы задержки, первый 71 и второй 72 регистры. Блок 31 (32) формирования сигналов готовности содержит счетчик 73; первый 74, второй 75 и третий 76 триггеры.

Устройство для тактовой синхронизации работает следу!ощим образом.

Сигнал подается на первые (информационные) входы первого 1 и второго 2 пере.множителей, на вторые входы которых поступают соответственно синфазный и квадратурный гармонические сигналы с выходов генератора 17 гармонических колебаний, Полученные таким образом на выходах первого 1 и второго 2 перемножителей сиге налы поступают на информационные входы первого 3 и второго 4 переключателей, которые по тактовым сигналам с первого дешифратора 21 коммутируют их на пеовый 5 и третий 7 или на второй 6 и четвертый 8 интеграторы соответственно. При этом коммутация на второй 6 и четвертый 8 интеграторы осуществляется во время первой половины каждого j-ro тактового интервала, ! т,е, от (j - 1) Т до (j — — ) Т, а HB ne lBblA 5 и третий 7 интеграторы — во время второй псловины каждого j-го тактового интервала, т.е. от O - — — ) Т до j Т, Сброс напряжения, .. 1

2накопленного интеграторами, осуществляется также тактовыми сигналами с первого дешифратора. 21. При этом накопленные значения напряжения перед моментом сброса на выходах второго 6 и четвертого 8 интеграторов имеют вид ()- —., ) *

02) — "=, S(t )А s)At13t dt, () — !)т () — — ") т

U2l —.! = f S(t)А cosвт dt, (i — !)т где S(t) — входной сигнал;

А — амплитуда сигнала.

На выходах первого 5 и третьего 7 интеграторов, напряжения имеют вид

),Т

U2) = J S(t)A sincut dt; () — — ").т

U2) — — .) S (t) А .сов вт dt.

{)- —, ) т

Сигналы с выходов-второго 6 и четвертого 8 интеграторов задерживаются на время Т/2 в первом 9 и втором 10 бЛоках памяти и в момент т = j Т одновременно с сигналами с выходов первого 5 и третьего 7 интеграторов псступают на входы квадраторов 12, 14, 11 и 13 соответственно, После возведения этих сигналов в квадрат первым

15 и вторим 16 сумматорами в конце каждого j-ro тактового интервала формируются сигналы соответственно:.

С!) = )-)2) + Ч2)

Сз) =U2)-! + Чг)-! .

Сигналы с выходов первого интегра1ора

5 и первого блока 9 памяти складываются третьим сумматором 22, после чего возводятся в квадрат пятым квадратором 24. Сигналы с выходов третьего интегратора 7 и второго блока 10 памяти аналогично cKRB дываются четвертым сумматором 23 и возводятся в квадрат шестым квадратором 25.

Таким образом, нэ выходе пятого сумматора

26 имее место сигнал 21 =- (02)-! + U2)) + (Ч2)-! + Ч2)) .

2,2

Сигналы С!), Сг), Сз) поступают на информационные входы соответствующих на25 капителей 28, 27 и 29, т,е. на аналоговые входы АЦП 57. По тактовым импульсам с выхода первого дешифратора 21 эти сигналы преобразуются в параллельный код, который поступает на первый вход сумматора

68 накопителя, э на второй его вход поступает параллельный код с выхода второго регистра 72. При этом второй регистр 72 в начальный момент времени обнулен импульсом, поступившим на его вход сброса с выхода готовности вычислителя 30 тактового сдвига. Импульсом, задержанным первым элементом 69 задержки, параллельный код с выхода сумма" îðà 68 накопителя записывается в первый регистр 71, а импульво второй регистр 72. Время задержки первого элемента задержки 69 чуть больше времени сраба-;ывания сумматора 68 накопителя. Время задержки второго элемента 70 задержки чуть больше времени срабатывания первого регистра 71, Таким образом, через М тактов на выходах первого

27, второго 28 и третьего 29 накопителей будут присутствовать сигналы вида

С!= C!i.

i = 1

Я

С2 =Х С2)

)=!

Сз = „Сз)

)=! соответственно, которые поступят на соответствующие информационные входы вычислителя 30,тактового сдвига, Число N—

40 сом с выхода второго элемента задержки—

1642591 длительность накопления статистик для коррекции тактового сдвига, выбирается исходя из требований к точности синхронизации. Импульсы с выхода первого дешифратора 21 поступают на счетный вход счетчика 73 первого блока 31 формирования сигналов готовности. По достижении этим счетчиком числа N он обнуляется и на его выходе переполнения формируется импульс, которым первый 74, второй 75 и третий 76 триггеры первого блока 31 формирования сигналов готовности устанавливаются в единичное состояние. Высокий потенциальный уровень, поступая на соотвесттвующий разряд первой группы входов готовности вычислителя 30 тактового сдвига (шина "Требование А" соответствующего входного интерфейса микроЭВМ), инициализирует ввод соответствующей величины (С1, Сг или СЗ). Цикл ввода заканчивается выдачей вычислителем ЗО тактового сдвига на соответствующем разряде первой группы стробирующих выходов(шина "Ввод данных" соответствующего входного интерфейса микроЭВМ) положительного импульса, которым обрасываеся по входу R . соответствующий триггер (74, 75 или 76) первого блока 31 формирования сигналов готовности. Таким образом, обеспечивается считывание в вычислитель 30 тактового сдвига величин С1, С2 и Сз с выходов соответствующих накопителей 27, 28 и 29 один раз за N тактов.

Второе плечо устройства, состоящее из второго блока 32 формирования сигналов готовности, второго дешифратора 33, пятого 34, шестого 35, седьмого 36 и восьмого 37 интеграторов, третьего 38 и четвертого 39 переключателей, четвертого 40, пятого 41 и шестого 42 накопителей, шестого 43, седьмого 44 и восьмого 45 сумматоров, седьмого

46, восьмого 47, девятого 48, десятого 49, одиннадцатого 50 и двенадцатого 51 квадраторов, девятого 52 и десятого 53 сумматоров, третьего 54 и четвертого 55 блоков памяти, аналогично формирует величины

S<, S2 и Яз с тем различием, что сигналы на выходе первого 21 и второго 33 дешифраторов сдвинуты друг относительно друга на время Т/2. Указанный сдвиг возникает вследствие того, что старший разряд параллельного кода с выхода делителя 20 частоты, поступающий на вход второго дешифратора, инвертируется инвертором 56, а это при коэффициенте деления К = 2 ознаI чает сдвиг нэ половину периода.

После ввода всех шести величин С1, Сг, Сз, $1, $2, Яз микроЭВМ вычислителя 30 тактового сдвига по формуле

Г С вЂ” 2Сг + 4Сз

-- — ) mod К, 2Nf, — 4(С2 — СЗ C))

Л= если! З + (1 — С2 ЗЗ + S2 — Я1; (2S2 4S3 1

2 2

I2N f. — 4(S2 — S3 — S ) иначе вычисляет тактовый сдвиг Л, где Е— энергия сигнала, По окончании вычислений микроЭВМ анализирует состояние стробирующего ехода вычислителя 30 тактового сдвига (шина "Требование Б" выходного ин терфейса микроЭВМ). Присутствие на этом

15 входе высокого логического уровня свидетельствует о том, что блок 19 добавления и вычитания импульсов готов к приему очередного значения Л., В этом случае микроЭВМ помещает .значение Л на шины информационного выхода вычислителя 30 тактового сдвига а также формирует положительный импульс на ьыходе готовности вычислителя 30 тактового сдвига(шина Вывод данных" выходного интерфейса микроЭВМ). Этот ик1пульс, поступая на входы сброса накопителей 27-29, 40-42 обнуляет в каждом из них второй регистр 72 и, кроме того, устанавливает в единичное состояние триггер 58 и своим задним фронтом записывает величинуЛв реверсивный счетчик 57, который имеет I = log2K разрядов.

Если старший разряд величины тактового сдвига равен нулю. то тактовые метки приемника опережают тактовые метки передатчика и, следовательно, из гребенки импульсов с выхода генератора 18 тактовых импульсов следует вычесть Лимпульсов.

Если старший разряд величины тактового сдвига равен 1, то тактовые метки приемника отстают от тактовых меток передатчика.

Необходимо добавить К- Лимпульсов. Такого рода коррекция осуществляется следующим образом.

Пусть старший разряд величины бравенн 1. В этом случае импульс с выхода готовности вычислителя 30 тактового сдвига, пройдя через открытый первый элемент И

60, установит второй триггер 59 в единичное состояние. Тем самым четвертый элемент И

63 открывается для прохождения импульсов с генератора 64 импульсов блока 19 добавления и вычитания импульсов, Указанные импульсы поступают через элемент ИЛИ 66 на ин форма цион н ый выход блока 19 добавления и вычитания, а также на вход сложения реверсивного счетчика 57, При его обнулении на выходе дешифратора 65 нулевой комбинации появится положительный перепад, который сбросит первый 58 и вто1642591 рой 59 триггеры. При этом четвертый элемент И 63 закроется, а третий элемент И 62 откроется. Таким образом, поскольку счетчик 57 имеет емкость К, к импульсам генератора 18 тактовых импульсов добавится пачка из К- Лимпчльсов с выхода генератора 64 импульсов. Высокий: логический уровень на стробирующем выходе блока 19 добавления и вычитания импульсов свидетельствует о том, что указанный блок готов приему очередного значения Л.

В случае нулевого старшего разряда величины Л второй триггер 59 останется в нулевом состоянии, а первый триггер 58 установится в единичное состояние импульсом с управляющего входа блока 19 добавления и вычитания импульсов. При этом второй элемент И 61 будет открыт для прохождения импуЛьсов с генератора 18 тактовых, импульсов на вход вычитания реверсивного счетчика 57, При обнулении реверсивного счетчика 57 на выходе дешифратора 65 нулевой комбинации сформируется положительный фронт, которым сбросится первый триггер 58, в результате чего откроется третий элемент И 62. Таким образом, из гребенки импульсов генератора

18 будет вычтено h, импульсов, С выхода делителя 20 частоты параллел.ный код поступает на вход первого дешифратора 21, импульсы на выходе которого представляют собой выходные тактовые импульсы устройства, Формула изобретения

Устройство для тактовой синхронизации, содержащее первый и второй перемножители, первые входы которых объединены и являются информационным входом устройства, а также генератор гармонических колебаний, первый и второй входы которого подключены к вторым входам соответственно первого и второго перемножителей, выходы которых подключены к информационным входам первого и второго переключателей, при этом первый и второй выходы первого переключателя подсоединены к информационным входам соответственно первого и второго интеграторов, к входам сброса которых, а также к входам сброса третьего и четвертого интеграторов и к управляющим входам первого и второго переключателей подключен выход первого дешифратора, а первый и второй вь1ходы второго переключателя подключены к информационным входам соответственно тоетьего и четвертого интеграторов, причем выход первого интегратора через первый квадратор подключен к первому входу пер10

55 вого сумматора, выход второго интегратора через последовательно соединенные первый блок памяти и второй квадратор подключен к первому входу второго сумматора, выход третьего интегратора через третий квадратор подключен к второму входу первого сумматора, а выход четвертого интегратора через последовательно соединенные второй блок памяти и четвертый квадратор подключен к второму входу второго сумматора, при этом выход генератора тактовых импульсов подключен к тактовому входу блока добавления и вычитания, выход которого подключен к счетному входу делителя частоты, группа выходов которого подключена к группе входов первого дешифратсра, а также третий сумматор иинвертор,отличающееся тем, что,с целью повышения точности синхронизации, введены четвертый, пятый, шестой, седьмой, восьмой, девятый и десятый сумматоры, пятый, шестой, седьмой. восьмой, девятый, десятый, одиннадцатый и двенадцатый квадраторы, третий и четвертый пере ключатели, пятый, шестой, седьмой и восьмой интеграторы, второй дешифратор, третий и четвертый блоки памяти, первый, второй, третий, четвертый, пятый и шестой накопители, первый и второй блоки форм ::рсвания сигналов готовности и вычислитель тактового сдвига, к стробирующему входу которого подключен стробирующий выход блока добавления и вычитания, к группе информационных входов которого подключена группа информационных выходов вычислителя тактового сдвига, выход готовности которого подключен к управляющему входу блока добавления и вычитания и входам сброса первого, второго, третьего, четвертого, пятого и шестого накопителей, при этом выходы первого интегратора и первого блока памяти подключены к первому и второму входа l третьего сумматора; а выход третьего интегратора и второго блока памяти подключены к первому и второму входам четвертого сумматора, причем выходы третьего и четвертсгс сумматоров соответственно через пятый и шестой квадраторы подключены к первому и второму входам пятого сумматора, а выходы первого, пятого и второго сумматоров подключены к информационным входам соответственно первого, второго и третьего накопителей, к синхровходам которых и информационному входу первого блока формирования сигналов готовности подключен выход первого дешифратора, являющийся выходом устройства„а выходы первого, второго и третьего накопителей подключены к первому, второму и третьему информационным вхо1642591

10 дам вычислителя тактового сдвига, первая и вторая группы выходов стробирующих импульсов которого подключены к группам входов сброса соответственно первого и второго блоков формирования сигналов готовности, группы выходов которых подключены соответственно к первой и второй группам входов готовности вычислителя тактового сдвига, к четвертому, пятому и шестому информационным входам которого подключены выходы соответственно четвертого, пятого и шестого накопителей, к синхровходам которых, информационному входу второго блока формирования сигналов готовности, входам сброса пятого, шестого, седьмого и восьмого интеграторов, управляющим входам третьего и четвертого переключателей подключен выход второго дешифратора, к разрядным входам которого, кроме старшего разрядного входа, подключены соответственно выходы разрядов делителя частоты, выход старшего разряда которого через инвертор подключен к старшему разрядному входу второго дешифрэторз, при этом выходы первого и второго перемножителей подключены к информационным входам соответственно третьего и четвертого переключателей, причем первый и второй выходы третьего переключателя подсоединены к информационным входам соответственно пятого и шестого интеграторов, а первый и второй выходы четвертого переключателя подсоединены к информационным входам соответственно седьмого и восьмого интеграторов, при этом выход пя5 того интегратора подключен к первому входу девятого сумматора и через седьмой квэдратор к первому входу шестого сумматора, выход которого подключен к информационному входу четвертого накопителя, 10 выход шестого интегратора через третий блок памяти подключен к второму входу девятого квадратора и к второму входу девятого сумматора, выход которого через восьмой квадратор подключен к первому

15 входу седьмого сумматора, выход которого подключен к информационному входу пятого накопителя, выход седьмого интегратора подключен к первому входу десятого сумматора и через десятый квадратор к второму

20 входу шестого сумматора, а выход восьмого интегратора через четвертый блок памяти подключен к входу двенадцатого квадратора и второму входу десятого сумматора, выход которого через одиннадцатый

25 квадратор подключен к второму входу седьмого сумматора, при этом выходы девятого и двенадцатого квадрэторов подключены соответственно к первому и второму входам восьмого сумматора, выход которого подЗО ключен к информационному входу шестого накопителя.

1б42591 p>g>g оноомва ибо код

Уаоад щии дх 642591 щий

4ереаННЫУ

1642591 (/ищоужа

Вход с@ага

à — — Ъ

Выход ижрармацианньщ

&ад Фиг. Ф

Составитель Г, Лерантович

Техред M.Mîðãåíòàë Корректор В.Гирняк

Редактор E.Êîï÷à

Производственно-издательский комбинат "Патент", г. Ужгород. ул,Гагарина, 101

Заказ 1152 Тираж 393 Подписное

ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР

113035, Москва, Ж-35,. Раушская наб., 4/5