Спектроанализатор

 

Изобретение относится к области автоматики и вычислительной техники и может быть использовано для спектрального анализа случайных сигналов, цифровой Фильтрации, сжатия сигналов . Цель изобретения - упрощение устройства. Поставленная цель достигается за счет того, что в состав устройства входят умножители 1, регистры 2, сумматоры-вычитатели 3, регистры 4, блоки 5 постоянной памяти коэффициентов и блок 6 синхронизации. 3 ил., 1 табл.

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕаЪБ ЛИК (le П1) (51) 5 C- 06 F 15/332

ОПИСАНИЕ ИЗОБРЕТЕНИЯ к авторСКомм свиДЯтвльСтвМ к цх

ГОСУДАРСТВЕННЫЙ КОМИТЕТ

ПО ИЗОБРЕТЕНИЯМ И ОТКРЫТИЯМ

ПРИ ГКНТ СССР (21) 4685288/24 (22) 12.04.89 (46) 30.04 ° 91. Бюл. Р 16 (71) Институт технической кибернетики АН БССР (72) P.Х.Садыхов, А.В.Шаренков, В,А.Мищенко, С.А.Золотой, К.Н.Легонин и А.Г.Иачнев (53) 681.32(088.8) (56) Авторское свидетельство СССР

В 620974, кл. С 06 F 5/00, 1978.

Патент США Р 3981443, кл. С 06 F 15/332 ° 1976.

2 (54) СПЕЕТРОАНАЛИЗАТОР (57) Изобретение относится к области автоматики и вычислительной техники н макет быть использовано для спектрального анализа случайных сигналов, цифровой фильтрации, сжатия сигналов. Цель изобретения - упрощение устройства. Поставленная цель достигается за счет того, что в состав устройства входят умноаители 1, регистры 2, сумматоры-вычитатели 3, регистры 4, блоки 5 постоянной памяти коэффициентов н блок 6 синхронизации.

3 ил., 1 табл.

Изобретение относится к автоматике и вычислительной технике и может быть использовано для спектрального . анализа случайных процессов, цифровой фильтрации, сжатия сигнала.

2-й шаг (!

2 3 43 ((« 1+ 3 32 (2 22+ 4 41 (< l1 3 32 (22 324

С С1 C3 C+

3 1645968 (т

Цель изобретения — упрощение устройства.

Алгоритм вычисления коэффициентов

5 в базисе Фурье для 11=4 может быть представлен в следующем виде:

1-й шаг (I

2 Э 43 (I « 2 2< I II 2 2< Э 3< 4 4< 3 3 4 4<

ХХХХ)- Г(Х,(3 4ХЭЭ >, (XW -XW <,(XW +XW ) (XW -X32 э !

Х, Х Х, Х4

На фиг. 1 представлена функциональ ттая схема спектроанализатора; на фиг. 2 - схема блока синхронизации; на (т!иг. 3 — временные диаграммы работы.

Спектроанализатор содержит умножители 1, регистры 2, сумматоры-вычитатели 3, регистры 4, блоки 5 посто- янной памяти коэффициентов и блок 6 синхронизации.

Блок 6 синхронизации состоит из генератора 7 тактовых импульсов, счетчика 8, элемента 9 задержки и одновибратора tO, 30

Спектроаналиэатор работает следующим образом.

Регистры 2 и 4 всех вычислительных модулей устройства тактируются синхронно. Значения дискретного сиг35 нала Х,Х,...,Хтт последовательно с частотой тактовых импульсов поступают на вход устройства. Синхронно с поступлением информации на первые входы умножителей 1 на их вторые входы путем последовательной перезаписи в регистры поступают весовые множители

11!т,...,121 „„которые перемножаются с соответствующими отсчетами Х; и запоминаются в соотве ству"щ" регист 5 рах 2, Так в регистр 2 первого яруса истинная ин(т!ормация записывается по каждому тактовому импульсу, в регист-, ры 2 второго яруса — по каждому второму такту и т.д., в регистры 2 и-го яруса — по каждому 2 -му такту, При и этом на выходах сумматоров-вычитателей 3 каждого и-го яруса в 2 -ом таки» те формируются и-е промежуточные суммы и разности, В таблице представлено последовательное формирование по тактам коэф(т3ициента С для N=4.

На 4-м такте имеем С(=(У,от(т+

+ ъ Ъ )1этт +(Х Ъ 3! ф 4! ) э 3 что со ответствует первому отсчету после

2-ro шага вычислительной процедуры, На остальных ярусах работа блоков устройства происходит аналогично. В случае, когда коэффициенты W ==1, уст3 ройство на своих выходах формирует коэдмЪицттенты преобразования в базисе

Уолша. ормула иэ обретения

Спектроанализатор, содержащий блок синхронизации, (2"-1) (2 " — порядок преобразования) вычислительных модулей, каждый из которых содержит первый и второй регистры, умножитель и сумматор-вычитатель, первый вход умножителя первого вычислительного модуля является информационным входом устройства, информационными выходами группы которого являются выходы суммы и разности сумматоров-вычитателей вычислительных модулей с 2 по (2 -К-1) (К=О, 2 -1), выходы суммы,и разности сумматора-вычитателя (2! +1)-го вычислительного модуля подключены к первым входам умножителей соответственно (2т +21)-го и (2 +

+11+1)-го вычислительного модуля, причем в каждом вычислительном модуле выход умножителя подключен к информационному входу второго регистра, выход которого подключен к первому входу сумматора-вычитателя, а первый тактовый выход блока синхронизации подключен к тактовым входам первого и второго регистров всех вычислительных модулей, отличающийся тем, что, с целью упрощения устройства, он содержит и блоков постоянной памяти коэффициентов, при этом в кажТакт, ¹

Информация в регистре яруса

1-го

2-го

Фиг. г

Составитель А,,Баранов

Техред Л.Олийнык

Корректор Н,Ренская

Редактор Л.Пчолинская

Тираж 418

Подписное

Заказ 1351

ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР

113035, Иосква, Ж-35, Раушская наб., д. 4/5

Производственно-издательский комбинат "Патент", г. Ужгород, ул. Гагарина, 101

1645968

6 дом вычислительном модуле выход пеР- ный вход перв го регис грз 2J -ro выного регистра подключен к второму числительного модуля подключен к в; х.; входУ УмножителЯ, выход котоРого " îä- ду 2 - блока постоянной памя".и кс .ключен к втоРомУ вхоДУ сУмматора-вы- @ициентов адресный вход и вход уп5

У читателя, выход первого регистра равления чтением которого подключены (2 +г) вЂ,го вычислительного модуля соответственно с адресному выхсду и .1 (г=0,2 -2) подключен .к инАормацио!.но- второму тактовому выходу блока синхму входу первого регистра (21+г+1) вычислительного модуля, инйормацион