Калибратор фазы

 

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК (si)s 6 01 R 25/04

ГОСУДАРСТВЕННЫЙ КОМИТЕТ

ПО ИЗОБРЕТЕНИЯМ И ОТКРЫТИЯМ

ПРИ ГКНТ СССР

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

МЫОЮЙФ ййВ- ПИ!4й .БИБЛИОТЕК (21) 4499244/21 (22) 01.07,88 (46) 07.05.91. Бюл. N 17 (72) В,И.Назаренко (53) 621.317.2 (088,8) (56) Авторское свидетельство СССР

М 1226338, кл, G 01 Р 25/04, 1984.

„„Я ÄÄ 1647449 А1 (54) КАЛИБРАТОР ФАЗЫ (57) Изобретение относится к фазоизмерительной технике и позволяет повысить рабочую частоту, уменьшить дискретность воспроизведения фазовых сдвигов на верхних частотах и нелинейные искажения Bblходных сигналов, Калибратор фазы

1647449 содержит задающий генератор 1, регистры

2, 6, 10 хранения управляющих кодов, блок

3 управления, вичислительный блок 4, ключ

5, адресный счетчик 9, шину 39 управления, шину 41 данных, шийу 40 адреса, два идентичных канала 7, 8 формирования выходных сигналов, Каждый из каналов содержит циклический счетчик 11, регистры 12, 35, 38 управляющих кодов, дополнительный адИзобретение относится к фазоизмери ельной технлке и может быть использовано в устройствах для формироеания в широком диапазоне частот j38vx синхоонных периодических напряжений произволь- 5 ной формы и воспроизведения точных фазовых сдвигов между ними, Цель изобретения — расширение частотного диапазона, На фиг, 1 приведена структурная с. яма 1.; устройства; на фиг. 2 — структурная с.:,ема блока управления; на фиг, 3 — струк -урная схема вычислительного блока, УстГ ойство f.îààðæèT задающий 1 HBратор 1, регистр " хранения управляюших 15 кодов, блок 3 управления, вычислительHL !j блок 4, клич 5. регистр 6 хранения управляющих кодов, два идентичных канала 7 и 8 формирования выходных сигналов, адресный счетчик 9, регистр 10 хранения управ- 20 ляющих кодов, циклический счетчик 11., регистр 12 хранения управляющих IYQBGé, дополнительный адресный счетчик 13, коммута Qp 14 синхроимпуль ов, последовательный регистр 15, коммутатор 16 25 синхроимпул ьсов, последовательный регистр 17, коммутатор 18 синхроимпульсов, последовательный регистр 19, коммутатор

20 синхроимпульсов, коммутаторы 21 — 24 адреса, оперативные запоминающие уст- 30 ройства (ОЗУ) 25 — 28, параллельные регистры 29 — 32 синхронизации, цифроаналоговый преобразователь (ЦАП) 33, перестраиваемый фильтр 34 нижних частот, регистр 35 хранения управляюших кодов, усилитель 36 мощ- 35 ности, управляемый аттенюатор 37, регистр

38 хранения управляющих кодов, шину управления (ШУ) 39, шину адреса (ША) 40 и шину данных (ШД) 41, При этом выход генератора 1 соединен 40 через ключ 5 с тактовыми входами счетчика

9 и счетчика 11, имеющего m выходов, m— число параллельных каналов, а также с первыми входами всех коммутаторов 14, 16, 18 и 20; первый из m выходов счетчлка 11 сое- 45 динен с тактовым входом счетчика 13 и вторесный счетчик 13, последовательные регистры 15, 17, 19, коммутаторы 14, 16, 18, 20 синхроимпульсов, коммутаторы 21-24 адреса, оперативные запоминающие устройства

25-28, параллельные регистры 29-32 синхронизации, цифроаналоговый преобразователь 33, перестраиваемый фильтр 34 нижних частот, усилитель 36 мощности, управляемый аттенюатор 37. 3 ил. рым входом коммутатора 14, а каждый из остальных m-1 его выходов соединен с тактовым входом соответствующего одного иэ

m-1регистров 15,,17 и 19 и с вторым входом соответствующего одного иэ m коммутаторов 14, 16, 18 и 20, выход первого разряда счетчика 13 соединен с информационным входом регистре 15, выход первого разряда каждого предыдлцего из m-1 регистров 15, 17 и 19, кроме последнего, соединен соответственно с информационным входом каждого последующего, все выходы счетчика 13 и каждого из m-1 регистров 15, 17 и 19 сое::;;:-нен:= с первыми группами входов коммутатсров 21 — 24 соответственно, вторые

;;:."-уппы входов которых соединены между собрй и с выходами младших разрядов счетчика 9, а выходы каждого из коммутаторов

21 — 24 соединены с младшими адресными входами соответствующих ОЗУ 25 — 28, старшие адресные ходы которых соединены между собой и с выходами старших разрядов счетчика 9, выходы каждого 03У 25—

28 соединены с инфсрмациоными входами соответствую цего одного из m регистров

29 — 32, тактовые входы которых соединены с выходами соответствующих коммутаторов 14, 16, 18 и 20, выходы регистров 29—

32 соединены с соответствующими входами

ЦАП 33, выход которого соединен с входом фильтра 34, вход усилителя 36 подключен к выходу фильтра 34, а выход через аттенюатор 37; упоавляющий вход генератора 1 соединен с выходом регистра 2, управляющий вход ключа 5 соединен с выходом регистра 6; вход установки счетчика 9 соединен с выходом регистра 10; входы установки счетчика

11 и дополнительного счетчика 13 соединены с выходами регистра 12; вход управления фильтра 34 соединен с выходом регистра 35; вход управления аттенюатора

37 соединен с выходом регистра 38.

Вычислительный блок 4 и блок 3 управления соединены между собой через LLi jt 39, ША 40 и ШД 4"., все информационные входы

1647449

30 го соединены с ШД 41. 35

Вычислительный блок 4 (фиг. 3) содержит микропроцессорный модуль 49, постоянный запоминающий узел (ПЗУ) 50, схему

51 управления и запоминающий оперативный узел (ЗОУ) 52; адресные выходы микро- 40 процессорного модуля 49 соединены с адресными входами ПЗУ 50, схемы 51 управления, ЗОУ 52 и ША 40 устройства, информационные входы/выходы микропроцессорного модуля 49 соединены с выходами ПЗУ 50, с 45 входами/выходами ЗОУ 52 и с ШД 41 устройства; управляющие входы схемы 51 управления соединены с ШУ 39 устройства (с линиями "Запись" и "Чтение" ). а ее управляющие выходы — с управляющими входами 50

ПЗУ 50 и ЗОУ 52; вход "Запрос прерывания" микропроцессорного модуля 49 соединен с линией "Запрос" ШУ 39 устройства; выходы

"Запись" и "Чтение" микропроцессорного модуля 49 соединены с соответствующими 55 входами схемы 51 управления и соответствующими линиями ШУ 39 устройства.

Устройство работает следующим образом. регистров 2, 6 и 10, а также ОЗУ 25 — 28 и регистров 12, 35 и 38 обоих каналов 7 и 8 соединены через ШД 41 с вычислительным блоком 4, а их управляющие входы — с соответствующими управляющими выходами блока 3 управления. Управляющие входы коммутаторов 14, 16, 18 и 20 и коммутаторов

21 — 24 обоих каналов 7 и 8 соединены между собой и с соответствующими выходами блока 3 управления.

Блок 3 управления (фиг. 2) содержит дешифратор 42 адреса, логические элементы

И 43.1 — 43.20. регистр 44 хранения, буферный регистр 45, блок 46 индикации, панель

47 управления, формирователь 48 сигнала

"Запрос прерывания". Входы дешифратора

42 подключены к LLIA 40, а выходы — к первым входам элементов И 43,1 — 43.20, вторые входы которых соединены с ШУ 39, выход элемента И 43.1 соединен с входом разрешения записи регистра 44, информационные входы которого соединены с ШД

41, Выходы элементов И 43,2 — 43.18 и выход регистра 44 являются выходами блока 3 управления, выход элемента И 43.19 соединен с входом разрешения чтения регистра 45, выходы которого соединены с ШД 41 устройства, а информационные входы — с выходами панели 47, управляющий выход которой соединен с управляющим входом формирователя 48, выход которого соединен с ШУ39; выход элемента И 43.20 соединен с входом разрешения записи блока 46 индикации, информационные входы которо5

В блок 3 управления (с панели 47) вводят параметры, синтезирующих выходных сигналов — вид формы сигналов, значения их частоты, амплитуд первой и высших гармоник (для синусоидальной формы), значения начальных фаз всех гармоник (для синусоидальной формы.)По сигналу "Запрос прерывания", формируемому в блоке 3 управления, вычислительный блок 4 считывает из регистра 45 блока 3 управления введенную информацию и анализиру т ее. По результатам анализа определяются и формируются код выключения ключа 5 и управляющие коды установки необходимого значения частоты генератора 1, установки соответствующей полосы пропускания фильтра 34 и требуемого ослабления аттенюаторов 37, Эти коды по ШД 41 пересылаются соответственно в регистры 6, 2, 35 и 38 из вычислительного блока 4 с помощью блока 3 управления, в котором дешифрируются поступающие в него по ШД 40 коды адресов соответствующих регистров 2, 6, 10, 12, 35 и

38, формируются и подаются на их управляющие входы сигналы разрешения записи информации, При этом выключается ключ 5, устанавливаются требуемые значения частоты генератора 1, устанавливается соответствующая полоса пропускания фильтра

34 и устанавливаются необходимые значения ослабления аттенюаторов 37, На четвертом выходе блока 3 управления устанавливается потенциал, обеспечивающий включение коммутаторов 21 -24 в режим передачи на входы ОЗУ 25 — 28 сигналов младших разрядов счетчика 9. После этого сначала на ШД 41 вычислительный блок 4 устанавливает код установки . счетчика 9 в состояние, соответствующее адресу первых ячеек ОЗУ 25 — 28, затем на

ША 40 устанавливается адрес регистра 10, по которому блок 3 управления формирует на одиннадцатом выходе сигнал разрешения записи, поступающий на управляющий вход регистра 10 и разрешающий запись в него информации, Далее вычислительный блок 4 устанавливает на ШД 41 информацию, которую необходимо занести в первую ячейку ОЗУ 25, а на ША 40 устанавливается адрес этого ОЗУ, по которому в блоке 3 управления формируется на соответствующем выходе сигнал разрешения записи информации в ячейку этого ОЗУ 25 — 28, B такой последовательности записывается информация, соответствующая дискретным значениям выходного сигнала с требуемыми параметрами во все ячейки

ОЗУ 25 — 28 каждого канала, количество которых соответствует числу отсчетов сигнала на его периоде.

1647449

Вследствие ограниченности быстродействия используемых цифровых микросхем количество участков аппроксимации синтеэируемого сигнала на высоких частотах обычно не превышает значения 12 — 24, В связи с этим целесообразно для упрощения устройства формировать текущий адрес используемых ячеек памяти ОЗУ 25 — 28 либо с помощью счетчика 9 (на нижних частотах, когда требуется обеспечить малый дискрет задания фазовых сдвигов и точное воспроизведение формы сигнала), либо с помощью соединенных цепочкой дополнительного счетчика 13 и регистров 15, 17 и 19 (на высоких частотах).

Поэтому, если введенное значение частоты превышает значение, соответствующее границе раздела диапазонов низких и вь.соких частот данного устройства, вычислительный ы и блок 4 выключает счетчик 9 путем формирования и записи в регистр 10 кода установки младших разрядов счетчика 9 в нулевые, а старших разрядов — e нулевые или любые другие фиксированные состояния. На четвертом выходе блока 3 управления устанавливается потенциал, переключающий в обоих каналах коммутаторы 21 — 24 в режим передачи на адресные входы ОЗУ выходных сигналов дополнительного счетчика 13 и регистров 15, 17 и 19. а коммутаторы 14, 16, 18 и 20 — в режим передачи выходных импульсов счетчика 11.

Для уменьшения дискретности воспроизведения фазового сдвига в устройстве предусмотрена возможность дополнительно изменять фазовые сдвиги между сигналами путем управления начальными кодовыми состояниями счетчиков 11 и счетчиков 13 в обоих каналах 7 и 8. Использование регистров 15, 17 и 19 обеспечивает автоматически соответствие их начальных кодовых состояний кодовому состоянию счетчика 13 после прохождения счетных импульсов в течение первого периода синтезируемого сигнала. Управление начальными состояниями счетчиков 11 и 13 осуществляется с помощью регистра 12. После программирования ОЗУ 25 — 28 и установки начальных состояний счетчиков 11 и 13 в регистр 12 обоих каналов записываются нулевые коды (кодй, не препятствующие работе счетчиков 11 и 13 обоих каналов), в регистр 6 записывается код, включающий ключ 5. С момента включения ключа 5 на тактовый вход счетчика 11 начинают поступать импульсы с генератора 1, Появляющиеся поочередно на выходах счетчика t1 сигналы поступают на тактовые входы счетчика 13 и регистров 15, 17 и 19 и изменяют их кодовые состояния.

Текущие коды счетчика 13 и регистров

15, 17 и 19 через коммутаторы 21 — 24 поступают на младшие адресные входы соответствующих ОЗУ 25 — 28, на старших входах которых установлен неизменный код старших разрядов счетчика 9, который удерживается кодом установки счетчика в это состояние, записанным и хранящимся в регистре 10. По текущему адресу считывается

10 содержимое ячеек памяти ОЗУ 25 — 28 и синхронно, для устранения неизбежной асинхронности извлечения содержимого этих ячеек, переписывается в регистры 29—

32 теми же тактовыми импульсами, которые

15 поступают на счетный вход счетчика 9, формирующего этот текущий адрес памяти.

Цифровая информация с выходов регистров

29 — 32 поступает на входы ЦАП 33, где она преобразуется в аналоговый сигнал, кото20 рый затем фильтруется фильтрами 34, усиливается усилителем 36 и поступает через аттенюатор 37 на выход устройства. Аналогично работает и второй канал устройства.

При введении значения частоты выход25 ных сигналов, соответствующего диапазону нижних частот устройства, вычислительный блок 4 после программирования ОЗУ 25 — 28 обоих каналов записывает в регистры 12 код установки нулевых начальных кодовых со30 стояний счетчиков I1 и 13 обоих каналов, На четвертом выходе блока 3 управления сохраняется тот же потенциал, что и при программировании ОЗУ. Затем в регистр 10 записывается нулевой код, не препятствую35 щий работе счетчика 9, а в регистр 6 заносится код включения ключа 5. В этом случае текущий адрес ячеек памяти формируется счетчиком 9, а на входы синхронизации регистров 29 — 32 поступают через коммутато40 ры 14, 16, 18 и 20 обоих каналов 7 и 8 .тактовые импульсы с выхода ключа 5.

При любом изменении параметров выходных сигналов устройства в блоке 3 управления формируется сигнал "Запрос

45 прерывания", по которому выполняются все описанные подготовительные операции и осуществляется перепрограммирование

ОЗУ обоих каналов.

Преимуществом предлагаемого калиб50 pampa фазы является повышение рабочей частоты, уменьшение дискретности воспроизведения фазовых сдвигов на верхних частотах, уменьшение нелинейных искажений выходных сигналов.

Формула изобретения

Калибратор фазы, содержащий блок управления и вычислительный блок, соединенные между собой шиной адреса, шиной данных и шиной управления, задающий ге164744Q

10 нератор и регистр хранения управляющих кодов задающего генератора, выход которого подключен к входу задающего генератора, информационный вход — к шине данных, а упрэвляюший вход — к выходу блока управления, управляющему регистром, хранения управляющих кодов задающего генератора, адресный счетчик и два идентичных канала, каждый из которых содержит управляемый аттенюатор, выход которого является выходом канала, регистр хранения управляющих кодов управляемого аттенюатора, выход которого подключен к управляющему входу управляемого аттенюатора, информационный вход — к шине данных, э управляющие входы регистров хранения управляющих К0дов управляемых аттенюаторов — к выходам блока управления, управляющим регистрами хранения управляющих кодов управляемых аттенюаторов, оперативное запоминающее устройство, параллельный регистр синхронизации и цифроаналоговый преобразователь, первый вход которого подключен к выходу параллельного регистра синхронизации, информационный вход которого подключен к выходу оперативного запоминающего устройства, управляющие входы оперативных запоминающих устройств обоих каналов подключены к выходам блока управления,. управляющим оперативными запоминаюьцими устройствами, отл и ч а ю шийся тем, что, с целью расширения рабочего диапазона частоты, в калибратор фазы ведены ключ и регистр хранения управляющих кодов ключа, выход которого подключен к управляющему входу ключа, информационный вход — к шине данных, а управляющий вход — к выходу блока управления, управляющему регистром хранения управляющих кодов ключа, регистр хранения управляющих кодов адресного счетчика, выход которого подключен к входу установки адресного счетчика, информационный вход — к шине данных, а управляющий вход — к выходу блока управления, управляющему регистром хранения управляющих кодов адресного счетчика, в каждый канал дополнительно введены циклический счетчик, дополнительный адресный счетчик, регистр хранения управляющих кодов счетчиков, выход которого подключен к установочным входам циклического счетчика и дополнительного адресного счетчика, информационные входы регистров хранения управляющих кодов счетчиков подключены к шине данных, а управляющие входы — к выходам блока управления, управляющим регистрами хранения управляющих кодов счетчиков, усилитель мощности, выход которого подключен к входу управляемого атте25

55 нюатора, перестраиваемый фильтр низкой частоты, выход которого подключен к входу усилителя мощности, а вход — к выходу цифроаналогового преобразователя, регистр хранения управляющих кодов перестраиваемого фильтра низкой частоты, выход которого подключен к управляющему входу перестраиваемого фильтра низкой частоты, информационные входы регистров хранения управляющих кодов перестраиваемых фильтров низкой частоты подключены к шине данных, а управляющие входы — к выходам блока управления, управляющим регистрами хранения управляющих кодов перестраиваемых фильтров низкой частоты, m коммутаторов синхроил пульсов, m-1 последовательных регистров, m коммутаторов адреса, m-1 оперативных запоминающих устройств и m-1 параллельных регистров синхронизации, причем выход задающего генератора через ключ подкл ю,eí к тактовому входу адресного счетчика, к первым входам коммутаторов синхроимпульсов и тактовому входу циклического счетчика обоих каналов, в каждом из каналов первый из

m выходов циклического счетчика подключен к тактовому входу дополнительного адресного счетчика и к второму входу первого коммутатора синхроимпульсов. а каждый из остальных m-1 выходов циклического счетчика подключен к тактовому входу соответствующего последовательного регистра и к второму входу соответствующего коммутатора синхроимпульсов, выход первого разряда дополнительного адресного счетчика подключен к информационному входу первого последовательного регистра, выход первого разряда каждого последовательного регистра, кроме последнего, подключен к информационному входу последующего последовательного регистра, выходы дополнительного адресного счетчика подключены к первой группе входов первого коммутатора адреса, выходы каждого последовательного регистра подключены к первой группе входов соответствующего, начиная с второго, коммутатора адреса, выход каждого из коммутаторов синхроимпульсов подключен к тактовому входу соответствующего параллельного регистра синхронизации, -:ûõîäû которых подключены к входам цифроаналогового преобразователя, а входы m-1 параллельных регистров синхронизации — к выходам m-1 соответствующих оперативных запоминающих устройств, младшие адресные входы оперативных запоминающих устройств подключены к выходам соответствующих коммутаторов адресов, э старшие адресные входы оперативных запоминающих устройств обоих каналов подключены к

1647449 старшим разрядам адресного счетчика, младшие разряды которого подключены к второй группе входоа коммутаторов адресов обоих каналов, управляющие входы коммутаторов синхроимпульсов и коммутаторов адресов обоих каналов объединены и подключены к выходу блока управления, управляющему коммутаторами синхроимпульсов и коммутаторами адресов каналов, управляющие входы m-1 оперативных запоминающих устройств обоих каналов подключены к выходам блока управления, 5 управляющим оперативными запоминающими устройствами обоих каналов, а информационные входы — к шине данных, 1647449

Составитель А, Орлов

Редактор A. Шандор Техред M.Моргентал Корректор М. Шароши

Заказ 1396 Тираж 423 Подписное

ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР

113035, Москва, Ж-35, Раушская наб„4/5

Производственно-издательский комбинат "Патент", г. Ужгород, ул.Гагарина, 101