Преобразователь двоичного кода в трехпозиционный код

 

Изобретение относится к области автоматики и вычислительной техники и может быть использовано в цифровых системах передачи данных, Цель изобретения - повышение надежности преобразователя за счет сокращения времени восстановления после сбоев. Преобразователь двоичного кода в трехпозиционный код содержит источник 1 двоичной информации, последовательный регистр 2, блок 3 синхронизации, элемент НЕ 4, формирователь 5 импульсов, параллельный регистр 6, первый - пятый триггеры 7-11, элементы И 12-21, элементы ИЛИ 22- 26 и сумматоры 27, 28 по модулю два. 4 ил., 1 табл.

СОК)Э СОВЕ ТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК

ГОСУДАРСТВЕННЫЙ КОМИТЕТ

ПО ИЗОБРЕТЕНИЯМ И ОТКРЫТИЯМ

ПРИ ГКНТ СССР

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ (21) 4691409/24 (22) 10.05.89 (46) 07,05.91. Бюл, N 17 (71) Ереванский политехнический институт им. К. Маркса (72) С.С. Захарьян и Ю,С, Константинов (53) 621.394.14 (088.8) (56) Авторское свидетельство СССР

М 1317675, кл. Н 03 M 13/02, 1984. (54) ПРЕОБРАЗО8АТЕЛ Ь Д8ОИЧ НОГО КОДА 8 ТРЕХПОЗИЦИОННЫЙ КОД (57) Изобретение относится к области автоматики и вычислительной техники и может

„„Я „„1647917 А1 (5! ) 5 Н 03 M 13/02, Н 04 1 5/00 быть использовано в цифровых системах передачи данных, Цель изобретения — повышение надежности преобразователя за счет сокращения времени восстановления после сбоев. Преобразователь двоичного кода в трехпозиционный код содержит источник 1 двоичной информации, последовательный регистр 2, блок 3 синхронизации, элемент

НЕ 4, формирователь 5 импульсов, параллельный регистр 6, первый — пятый триггеры

7 — 11, элементы И 12-21, элементы ИЛИ 22—

26 и сумматоры 27, 28 по модулю два, 4 ил., 1 табл.

1647917

Изобретение относится к автоматике и вычислительной технике и может быть использовано в цифровых системах передачи данных.

Цель изобретения — повышение надежности преобразователя за счет сокращения времени восстановления после сбоев.

На фиг.1 представлена функциональная схема преобразователя; на фиг.2 — 4 — временные диаграммы его работы.

Преобразователь (фиг.1) содержит источник 1 двоичной информации, последовательный регистр 2, блок 3 синхронизации, элемент НЕ 4, формирователь 5 импульсов, параллельный регистр 6, первый — пятый триггеры 7-11, третий элемент И 12, первый элемент И 13, четвертый элемент И 14, пятый элемент И 15, шестой элемент И 16, второй элемент И 17, седьмой — десятый элементы И 18-21, элементы ИЛИ 22-26 и сумматоры 27 и 28 по модулю два.

Преобразователь двоичного кода в трехпозиционный код работает следующим образом.

Элементы И 12 — 17 и элементы ИЛИ 22 и 23 образуют шифратор символов. Элементы И 18 — 21, элементы ИЛИ 24 — 26, триггеры

10 и 11 и сумматоры 27 и 28 по модулю два образуют формирователь относительного моноимпульсного сигнала, Триггеры 7 — 9 образуют формирователь кодового сигнала.

Двоичная информация (фиг. 2-1) с выхода источника 1 поступает в последовательный регистр 2, в котором записывается с помощью тактовых сигналов (фиг. 2-2), поступающих с блока 3 синхронизации через элемент НЕ 4. Под воздействием тактовых сигналов происходит сдвиг двоичной информации в последовательном регистре 2, что приводит к одновременному присутствию на его выходах трех разрядов двоичной информации (фиг.2 — 3,4,5), При делении на три двоичных тактовых сигналов (фиг.2 — 2) на инверсном выходе триггера 8 формирователя кодового сигнала формируется сигнал (фиг.2-8), появление положительного фронта которого приводит к поочередной записи в параллельный регистр 6 двоичной информации на каждых трех соседних тактовых интервалах.

Шифратор символов предназначен для преобразования символов двоичной информации в символы троичной информации в соответствии с кодовой таблицей.

Для этого информация о символах в виде трехраэрядного двоичного кода каждой группы с прямых и инверсных выходов триггеров регистра 6 поступает на соответствующие входы шифратора символов (фиг.2 — 9.10;11,12,13,14).

25

35

50. разряда и инверсном выходе третьего разряда регистра 6. Присутствие "1" на укаэанных выходах регистра 6 (заштрихованные

5

Принцип работы шифратора символов заключается в следующем. Для регистрации параллельным регистром 6 одной иэ шести двоичных (кроме групп 000, 111) групп. показанных в таблице "1" формируется на выходах тех элементов И 13-16, на входах которых присутствуют уровни "1", поступающие с соответствующих выходов триггеров регистра 6 и. считывающие импульсы, поступающие с прямого и инверсного выходов триггера 7 формирователя кодового сигнала, При регистрации параллельным регистром 6 групп 000, 111 на входы элементов

И 12 и 17 подаются уровни "1" с выходов триггеров регистра 6 и не подаются считывающие импульсы кодового слова.

При регистрации двоичной группы 110 на первых двух входах элемента И 14 шифратора символов будут присутствовать "1", поступающие с инверсного выхода триггера первого разряда регистра 6 и прямого выхода триггера второго разряда регистра 6.

Присутствие "1" одновременно на указанных выходах (заштрихованные области И цикла на фиг.2-10,11) и считывающего импульса, поступающего с прямого выхода триггера 7 (фиг,2-6) формирователя кодового сигнала, приводит к формированию "1" (фиг.3-20. II цикл) на выходе элемента И 14.

При регистрации двоичной группы 000 осуществляется подача на входы элемента И 12 уровней "1" с,инверсных выходов триггеров разрядов регистра 6(заштрихованные области III цикла на фиг.2-10,12,14), что приводит к формированию "1" на выходе элемента 12 И (фиг.3 — 19, III цикл).

В отличие от двоичных групп,. где при шифрации в каждом цикле задействован только один из элементов И 12-17 шифратора, при регистрации двоичных групп 010 и

101 одновременно задействованы два элемента И шифратора. Покажем эти два случая.

При регистрации двоичной группы 010 одновременно на первых двух входах элементов И 14 и 15 присутствуют уровни "1", которые образуются на инверсном выходе первого разряда, прямом выходе второго области 1 цикла на фиг.2 — 10;11,14) и считывающих импульсов с инверсного и прямого выходов триггера 7 (фиг,2-7,6), поступающих на третьи входы соответственно элементов И 14 и 15. приводит к формированию

"1" на выходах элементов И 14 и 15 (фиг.316,20, I цикл). При регистрации же регистром 6 группы 101 в шифраторе символов

1647917 формируется "1" на выходах элементов И 13 и 16 (заштрихованные области ЧИ цикла на фиг.2 и 3).

Считывание в шифраторе символов вторых и первых разрядов троичных символов осуществляется двумя последовательностями импульсов с инверсного и прямого выходов. триггера 7 формирователя кодового сигнала.

Троичные единицы первых разрядов (фиг.3-15, IV и ЧП циклов) образуются на выходе элемента И 13 при "1" на прямом выходе первого разряда и инверсном выходе второго разряда регистра 6 (фиг.2-9 12), в моменты появления импульсов считывания с прямого выхода триггера 7 (фиг.2-6), Троичные единицы второго разряда (фиг,316, I u Vill цикла) на выходе элемента И 15 возникают при появлении "1" на прямом выходе второго разряда и инверсном выходе третьего разряда регистра 6 (фиг.2-11, 14) в моменты появления импульсов считывания, поступающих с инверсного выхода триггера 7 (фиг.2 — 7), В моменты появления троичных единиц на выходе элементов И 17, как во втором, так и в первом разрядах (фиг;3 — 17,VI цикл), т.е. в случае формирования троичного кода 11, образуемого от двоичного кода 111 в состоянии "1" находятся прямые выходы разрядов регистра б(фиг.29,11,13). Импульсы, соответствующие троичным единицам вторых и первых разрядов с выходов элементов И 13,15 и 17 подаются на входы элемента ИЛИ 22 (фиг.3-18), где они суммируются и подаются на первый вход сумматора 27 сложения по модулю два формирователя относительного моноимпульсного сигнала. Троичные двойки первых разрядов (фиг.3 — 20, I,II циклы) образуются на выходе элемента И 14 при

"1" на инверсном выходе первого разряда и прямом выходе второго разряда регистра 6 (фиг.2 — 10,11) и при появлении импульсов считывания с прямого выхода триггера 7 (фиг.2 — 6). Троичные двойки вторых разрядов(фиг.3 — 21, V u Vll циклы) появляются на выходе элемента И 16, если считывающие импульсы с инверсного выхода триггера 7 (фиг.2-7) совпадают с "1" на инверсном выходе второго и.прямом выходе третьего разрядов регистра б (фиг.2-12,13). При формировании на выходе элемента И 12 троичных двоек в обоих разрядах (фиг.3-19, lII цикл), т.е. при формировании троичного кода 22, получаемого от преобразования двоичного кода 000, в состоянии "1" находятся инверсные выходы разрядов регистра

6 (фиг.2-10, 12; 14). Выходы элементов И 12, 14 и 16, характеризующие троичные двойки обоих разрядов, подаются на входы злемен5

55 та ИЛИ 23, с выхода которого импульсы подаются на первый вход сумматора 28 сложения по модулю два формирователя относительного моноимпульсного сигнала.

Генерированием на выходе шифратора символов (фиг.3 — 18, 22) троичных единиц и двоек (отсутствие сигналов троичных единиц и двоек соответствует троичным нулям) осуществляется преобразование двоичного кода на соответствующих трех тактовых интервалах (фиг.2-1) в троичный код на двух тактовых интервалах (фиг.3-28) в соответствии с приведенной таблицей преобразования символов кодов ЗВ2Т.

В соответствии со способом формирования относительных моноимпульсных сигналов передача трех троичных символов осуществляется следующим образом.

Символы первых троичных нулей передаются без изменения модулируемых сигналов. При этом данные не генерируются в шифраторе символов, а на соответствующих этим символам тактах (фиг.3 — Г,З,Л,С) в выходном относительном моноимпульсном сигнале (фиг.3 — 28) сохраняется уровень напряжения предыдущего тактового интервала.

Генерирование второго троичного символа "1" приводит к появлению на выходе элемента 22 ИЛИ импульса (фиг.3 — 18), при котором выходное напряжение должно увеличиться на Л0, либо уменьшиться на 2Л U, При генерировании третьего троичного символа "2", который приводит к появлению на выходе элемента 23 ИЛИ импульса (фиг.

3 — 22), выходное напряжение должно увеличиться на 2 ЛЦ, либо уменьшиться на ЬО, При этом, в случае последовательности троичных символов. размах напряжения трехпозиционного относительного моноимпульсного сигнала не должен превышать 2 Л U (фиг.3 — 28), т.е. сигнал должен быть трехуровневым.

В соответствии с данным алгоритмом уровни напряжения на выходе преобразователя устанавливаются при следующей установке триггеров 10 и 11 формирователя относительного моноимпульсного сигнала.

Высокий уровень на выходе преобразователя (фиг.3 — 28) устанавливается в случае "1" состояния триггера 10 (фиг.3-26) и "0" состояния триггера 11 (фиг,3-27). Средний уровень устанавливается. если триггеры 10 и 11 находятся в нулевом состоянии, а низкий — при "0" состоянии на выходе триггера 10 и "1" состоянии — на выходе триггера 11 (фиг.3-26,27).

Формирователь относительного моноимпульсного сигнала работает следующим образом, 1647917

На каждом тактовом интервале единич- и 11 установлены соответственно в "0" и "1", ный импульс вырабатывается одним из эле- на D-входах этих триггеров будут присутстментов ИЛИ 22 и 23 шифратора символов, вовать "0", сформированные соответствуюПри этом "1" поступает на вход одного из щими элементами. При поступлении сумматоров 27 и 28 по модулю два, на вто- 5 импульса записи (фиг,3-25, Vl цикл) на Срой вход которого поступает "0". В зависи- входы триггеров 10 и 11, первый из них мости от состояния триггеров 10 и 11 в останется в прежнем "О" состоянии, а втопредыдущем тактовом интервале на другие рой изменит свое состояние и установится входы этих сумматоров по модулю два пода- в "0" (фиг,3-26,27,VI цикл). При таком состоется "1" или "0" с выхода элемента ИЛИ 26, 10 янии этих триггеров на тактовом интервале подключенного входами к прямым выходам Нустанавливается средний уровень,аизмеданных триггеров. Импульсы с выходов сум- нение напряжения составит+60. На следуматоров 27 и 28 поступают на входы соот- ющем такте Р, если вновь будет ветственно элементов И 19 и 20, на другие передаваться троичная единица, на D-входе входы KQTopblx поступают уровни с инверс- 15 триггера 10 образуется "1", а на 0-входе ных выходов соответственно триггеров 10 и триггера 11 — "0", из-за "0" этих триггеров в

11. Результаты сумм входных импульсов предыдущем такте II (фиг,3 — 26,27,Ч!! цикл), элементов И 19 и 20 подаются íà D-входы Импульсом записи (фиг,З вЂ” 25, Vll цикл) посоответственно триггеров 10 и 11. ступающим на С-входы, триггер 10 устаноИмпульсом записи. поступающим на С- 20 вится в "1" состояние, а триггер 11 сохранит входы триггеров 10 и 11 последние прини- прежнее "О" состояние (фиг,3 — 26,27,Vill мают состояние, определяемое элементами цикл), По сравнению с предыдущим тактом

И 19 и 20, И напряжение изменится (фиг.3 — 28,Vill

Предположим, что на тактовом интерва- цикл) на величину+ U. ле А {фиг.3-28) на выходе преобразователя 25 . Если на тактовом интервале В будет пеприсутствует высокий уровень, означаю- редаваться троичная двойка, означающая щий, что в формирователе прямой выход установление на выходе элемента ИЛИ 23 триггера 10 находится в "1" (фиг,З вЂ” 26), а шифратора символов единичного импульса прямой выход триггера 11 находится в "0" (фиг. 3-22, I цикл), то при поступлении на

{фиг.3-27), При этом "1" с выхода элемента 30 С-входы триггеров 10 и 11 импульса записи

ИЛИ 26 будет присутствовать на вторых {фиг,З вЂ” 25, цикл) триггер 10 установится в входах сумматоров 27 и 28 по модулю два. "1", а триггер 11 в "0" (фиг.3-27, 28, I цикл), Тогда при появлении импульса на выходе Происходит это из-за того, что в предыдуэлемента ИЛИ 22 {фиг,З вЂ” 18) шифратора щем такте Б триггеры 10 и 11 находились символов, означающего передачу троичной 35 соответственно в "0" и "1", что приводит к единицы, он поступает на первый вход сум- образованию íà D-входе первого триггера матора 27 по модулю два, На выходе кото- "1". на D-входе второго триггера — "О". Такая рого образуется "О", который через элемент установка триггеров приводит к высокому

И 19 поступает на 0-вход триггера 10. На уровню выходного напряжения на тактовом первом входе сумматора 28 по модулю два 40 интервале В и изменению напряжения на будет присутствовать урс!вень "0", который величину+2 Л0 (фиг,3-28, l цикл) по сравнев сумме с "1" на втором входе образует "1" нию с предыдущим тактом Б. При передаче на выходе. Таким образом, íà D-входе триг- на следующем такте Д второй троичной гера 11 будет присутствовать "1", образуе- двойки триггер 10 изменит свое состояние и мая на выходе элемента И 20 суммой "1", 45 установится на "0", а триггер 11 сохранит поступающих на его входы с выхода сумма- свое прежнеесостояние "О" (фиг.3-27, Il цикл) тора 28 и инверсного выхода триггера 11. по сравнению с предыдущим тактом Г. Это

Первым импульсом записи (фиг,3-25, приведет к установлению на тактовом интерцикл), поступающим с выхода элемента И 18 вале Д среднего уровня, а изменение напряна С-входы триггеров 10 и 11, триггер 10 50 жения составит минус Л0{фиг.3 — 28, ll öèêë). установится в "0" (фиг,3-26, цикл), а триг- Если на следующем тактовом интервале гер11 — в "1" (фиг.3-27, I цикл). Этоприводит Е вновь будет передаваться импульс троичкформированиюнизкоговыходного уровня ной двойки. то триггер 10 сохранит свое напряжения на тактовом интервале Б(фиг.3) прежнее ("О") состояние, а триггер I1 измеи изменению напряжения на величину ми- 55 нит состояние и установится в "1", При этом нус 2 Ь0. Если на следующем такте H также на тактовом интервале Е по сравнению с будет передаваться троичная единица, то на тактом Д установится низкий уровень навыходеэлементаИЛИ22шифраторасимво- пряжения, а изменение напряжения по лов вновь образуется "1"-й импульс. Ввиду сравнению с предыдущим составит-Л{.!(фиг. того, что в предыдущем такте М триггеры 10 3-28,lll цикл), 1647917

При передаче на тактовых интервалах

Г,З.Л,С (фиг.3-28) троичных символов "0" триггеры 10 и 11 не изменяют своих состояний. т,е. сохраняют уровни предыдущих тактовых интервалов. Это происходит иэ-за того, что на указанных тактовых интервалах на С-входы триггеров 10 и 11 не поступают импульсы записи. При этом выходные напряжения по сравнению с предыдущими не изменятся..

Импульсы записи (фиг,3-25) формируются с помощью элементов ИЛИ 24 и 25 и элемента И 18. На входы элементы ИЛИ 24 поступают импульсы записи (фиг.3-23,24) с выхода формирователя 5 импульсов. В каждом цикле при формировании троичных символов импульсы записи суммируются элементом ИЛИ 24 и на выходе получается последовательность двух импульсов, поступающих на вход элемента И 18. Другой вход элемента И 18 подключен к выходу элемента

ИЛИ 25, на второй и третий входы которого поступают единичные импульсы троичных единиц и двоек. Появление единичных импульсов троичных единиц и двоек на входе элемента ИЛ И 25 способствует пропуску через элемент И 18 импульсов записи, а их отсутствие, означающее появление троичного нуля, запрещает формирование импульсов. записи.

При включении питания или наличии помех на его шинах триггеры 10 и 11 могут установиться s "1", что приводит к сбою работы преобразователя. После этого на первом же тактовом интервале передачи любого троичного символа, будь то нуль, единица или двойка, триггеры 10 и 11 устанавливаются в "0". Происходит такое ввиду того, что на 0-входах этих триггеров будут присутствовать "0" уровни, поступающие с выходов элементов И 19 и 20 и которые образуются из-за "0", поступающих с инверсных выходов этих триггеров. Появление первого же импульса записи, поступающего с элемента И 18 на С-входы триггеров 10 и

11, установит их в "0". Прохождение импульса записи через элемент И 18 обеспечивается "1", поступающей с элемента ИЛИ 25, как при передаче троичных единиц и двоек, так и при передаче нуля, ввиду того, что на первом входе элемента 25 ИЛИ будет

"1". образуемая элементом И 21, на входах которого присутствуют "1" с прямых выхо.дов триггеров 10 и 11. Такая установка триггеров обеспечивает восстановление нормальной работы преобразователя при дальнейшей передаче троичных символов на последующих тактовых интервалах по описанному алгоритму, 10

Для записи двоичной информации на трех .актах в параллельный регистр 6, последующего считывания троичных символов в двух разрядах из шифратора символов и записи их в триггеры 10 и 11 формирователя относительного моноимпульсного сигнала, необходим кодовый сигнал, период которого должен равняться периоду повторения троичных групп — ЗТ. Формирование кодового сигнала происходит s формирователе кодового сигнала. Триггеры 7 и 8 срабатывают от импульсов (фиг, 4-1), поступающих с блока 3 синхронизации, а триггер 9 срабатывает от импульсов (фиг.4 — 2), поступающих с элемента НЕ 4. На прямом (фиг,4-3) и инверсном (фиг.4 — 4) выходах триггера 7 формируются импульсы, которые подаются на входы соответственно элементов И 13,14 и 15,16 шифратора символов для считывания троичных символов первого и второго разрядов. Инверсный выход триггера 7 служит для формирования импульсов (фиг.4 — 6), положительными фронтами которых производится запись двоичной информации на трех тактах в параллельный регистр 6. Сигналы с прямого выхода триггера 8 (фиг.4 — 5) и инверсного выхода триггера 9 (фиг.4-7) подаются на входы формирователя 5 импульсов, на выходе которого образуются импульсы (фиг.4-8,9), используемые для записи символов в триггеры 10 и 11.

Таким образом, считывание и запись троичных символов осуществляется после записи двоичных чисел в параллельный регистр 6, а время между считыванием соседних троичных разрядов и минимальная длительность импульсов в выходном сигнале 3 Т/2, в 1,5 раза больше длительности тактового интервала двоичной информации, Формула изобретения

Преобразователь двоичного кода в трехпозиционный код, содержащий источник двоичной информации, выход которого соединен с информационным входом последовательного регистра, выходы разрядов которого соединены с соответствующими информационными входами параллельного регистра, блок синхронизации, вход которого соединен с С-входами первого и второго триггеров и через элемент НŠ— с входом синхронизации последовательного регистра и с С-входом третьего триггера, инверсный выход которого соединен с R-входом первого триггера, прямой выход которого соединен с D-входом второго триггера, прямой выход которого соединен с D-входом третьего триггера, формирователь импульсов, четвертый и пятый триггеры, прямые

1647917

Ол Ов

g a выходы которых являются выходами преобразователя, отличающийся тем, что, с целью повышения надежности преобразователя, в него введены элементы И, элементы ИЛИ и сумматоры по модулю два, 5 инверсный выход второго триггера соединен с входом синхронизации параллельного регистра, прямой выход первого разряда которого соединен с первыми входами первого и второго элементов И,. выходы которых 10 соединены соответственно с первым и вторым входами первого элемента ИЛИ, инверсный выход первого разряда параллельного регистра соединен с первыми входами третьего и четвертого элементов И, выходы 15 которых соединены соответстве но с первым и вторым входами DTopof элемента

ИЛИ, прямой выход второго разряда параллельного регистра соединен с вторыми входами второго и четвертого элементов И и с 20 первым входом пятого элемента И, выход которого соединен с третьим входом flcpBGго элемента ИЛИ, инверсный выход второго разряда параллельного регистра соединен с вторыми входами первого и третье о эле- 25 ментов И и с первым входом шестого элемента И. выход которого соединен с третьим ьходом второго элемента Ь ЛИ, прямой выход третьего разряда параллельного регистра соединен с вторым входом шесто- 30 го элемента И и с третьим входом второго элемента И, инверсный выход третьего разряда параллельного регистра соединен с третьим входом третьего элемента И и с вторым входом пятого элемента И, третьи 35 входы первого и четвертого элементов И объединены и подключены к прямому выходу первого триггера, инверсныЙ выход первого триггера соединен с третьими входами пятого и шестого элементов И первый и второй входы формирователя импульсов подключЕны соответственно к инверсному выходу третьего триггера и прямому выходу второго триггера, первый и второго выходы формирователя импульсов соединены с одноименными входами третьего элемента ИЛ№ выход которого соединен с первым входом седьмого элемента И, выход которого соединен с С-входами четвертого и пятого триггеров, выходы первого и второго элементов ИЛИ соединены с первыми входами одноименных сумматоров по модулю два и с одноименными входами четвертого элемента ИЛИ, выход которого соединен с вторым входом седьмого элемента № выходы первого и второго сумматоров по модулю два соединены с первыми входами соответственно восьмого и девятого элементов И, выходы которых соединены с 0входами соответственно четвертого и пятого триггеров, инверсные выходы которых соединены с вторыми входами соответственно восьмого и девятого элементов N. первые и. вторые входы пятого элемента

ИЛИ и десятого элемента И подключены к п рямым выходам соответственно четвертого и пятого триггеров, выход пятого элемента ИЛИ соединен с вторыми входами первого и второго сумматоров по модулю два, выход десятого элемента И соединен с третьим входом четвертого элемента ИЛИ.

1647917

Vai

l5

Ф 2 о й!

V+2klf УФ

Г А Е !Ж 3 (И И !Л

NIH olp р с

A 6 !8 РОГ..

Редактор Н.Яцола

Заказ 1415 Тираж 468 Г!одписное

8НИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР

113035, Москва, Ж-35, Раушская наб„4/5

М т

O (У э и

33

43

Дф

Составитель С.Берестевич

Техред M.Ìîðãåíòàë Корректор О.Кундрик

Производственно-издательский комбинат "Патент", г. Ужгород, ул.Гагарина, 101