Устройство для вычисления функции арксинуса

 

Изобретение относится к вычислительной технике и может быть использовано в ЭВМ и системах. Целью изобретения является упрощение устройства . Устройство содержит первый, второй третий и четвертый регистры, многоразрядный сумматор, блок инвертирования , одноразрядный сумматор, линию задержки, первый и второй элементы 2И-Ilffllj пепвый и второй триггеры . 3 ил.

СОЮЗ СОВЕТСНИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИН (1) С 06 F 7/548

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

И А ВТОРСКОМ,К СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ НОМИТЕТ

ПО ИЗОБРЕТЕНИЯМ И ОТНРЫТИЯМ

ПРИ ГКНТ СССР (21 ) 4681460/24 (22) 19 ° 04.89 (46) 230591. Бюл. Р 19 (71) Таганрогский радиотехнический институт им. В. П. Калмыков (72) В. Е. Золотовский, Р.В. Коробков и С.А.Селиванова (53) 681. 325 (088.8) (56) Авторское свидетельство СССР 935949, кл. С 06 Г 7/548, 1980.

Байков В.,П,, Смолов В. Б. Аппаратурная реализация элементарных функций в ЦВТ.— Л.: изд-во ЛГУ 1975, рис.19, с. 68.

1. . Изобретение относится к вычислительной технике и может быть использовано в 3ВМ и системах.

Целью изобретения является упрощение устройства, На Лиг. 1 изображена блок-схема устройства; на фиг. 2 — схема выработки управляющих сигналов и последовательностей, подаваемых на вход устройства; на фиг. 3 — временные диаграммы последовательностей, подаваемых на вход устройствах.

Устройство содержит регистр многоразрядный сумматор 2, регистр 3, блок инвертирования 4, регистр 5. одноразрядный сумматор 6, элемент задержки 7, элементы 2И-ИЛИ 8.и 9, триггеры 10 и 11, регистр 12. Блок управления содержит регистр 13, триггеры 14-17 счетчик 18, элементы

И 19-21 и генератор импульсов 22.

„„SU„, 165128Î À 1

2 (54) УСТР01!СТВО,"!ЛЯ В!В!1!СЛЕН11Я <ЬУПКЦИИ АРКСПНУСА (57) 11зобретение относится к вычислительной технике и может быть использовано в ЭВ11 и системах. Целью изобретення является упрощение устройс TBn. Устройство содержит первый, второй, третий и четвертый регистры, многоразрядный сумматор, блок инвер— тнрования, одноразрядный сумматор, линию задержки, первый и второй элементы ?И-К111 первый н второй триггеры. 3 ил.

Устройство работает следующим образом.

По сигналу "Пуск" включается схема выработки управляющих сигналов, на выходе которой формируется потенциал

П1, который поступает на установочные входы триггеров 10 и 11. Так как установочные входы приоритетные, то состояние триггеров не изменится до (_#_ окончания сигнала П1. Этим самым до- ( стигается требуемая синхронизация процесса, он не может быть начат, пока не появится сигнал Ск. По этому импульсу сигнал П1 исчезает, и тригге- ф, ры обеспечивают прием информации по

;входам D ° Одновременно по импульсу

С < осуществляются прием аргумента Х и запись его в регистры 1 и 5. Аргумент Х изменяется в пределах 0-1. Определение разрядов результатов ведется в сов тветствии с алгоритмом

1б51 280 и о „г х-о

Y = — агcsin Х

11 к) О

k(0 если О к = (2) если МК = О

Мк = 1, если Х

Ж„= Î, если Х

Х„„= 1 — 2Х „, 4 ° 0 = 1 1 — гx„ o (p 0)

1 )," ":,,; ° = О А —,+

В этом случае необходимо сдвинуть результат, осуществить инвертирование и добавить единицу в младший разряд.

Откуда получают

Необходимо обратить внимание, что 1р, p(о = 1, т е. фактически результат имеет целую часть. Для получения правильного результата разрядность регистра делается такой, что после и шагов М теряется. При выдаче резуль- 15 тата на этой шине передается нуль.

Каждое новое значение Х К может

К+! иметь знак как плюс, так и минус, так как квадрат всегда положителен, то операция возведения может вестись иад модулями. Для получения модуля используется блок инвертирования 4.

Рассмотрим в каких ситуациях должно происходить инвертирование, а в каких аргумент проходит без изменения.>5

Существует четыре различных случая.

1 О К- — О; 2Х, -1(0;

2Х,.

r 2Х вЂ” 1/ = -(2Х вЂ” 1) = 1

К К

2, Величину 1-2Х „, можно представить в виде

О, 11 1 ... 1 + 2 - 2Х 2, .

Если 2Х записать в вйде 0.***..., где * — О или f то

0.111

0. ""

0. ** ... *

1.***...* — 1 = О."**..."

t0

Таким образом 1 — 2Х К вЂ” — 0.***...* +

+ 2"", т.е. для получения модуля X <+ необходимо проинвертировать удвоенный результат и прибавить ециницу в младший разряд. Величина 1 — 2Х будет тогда „ н только тогда, как P - старший значащий разряд квадрата Хк(Ро) будет

2 равен нулю. Итак, инвертирование необходимо, если g „ ои Р = О.

2.OC — О 2Х2 - 1 O (Р = 1) °

К о 50

В этом случае

2Х „= 1. *

1, 1е*Ус ° ° * — 1 = 0 ° *А* °, * т. е ° сразу получается положительное число и инвертирования не требуется.

3.м„= 1 1 — гх, с.о (Р = 1)

/1 - 2Х „(= -(1 — 2Х„, = гхк, - 1

К+1 к о К

Полученные логические выражения реализуются соответственно с помощью триггеров 10, 11 и элемента 2И-ИЛИ 9, Величина Х < +, эаписыается в регистры

1 и 5. При этом в случае инвертирования в Х К 1 не достает единицы младшего разряда, Для компенсации ее в множимом на вход переноса сумматора постоянно подается единица, в случае если инвертирование осуществлялось, в противном случае поступает нуль. Единица в младший разряд множителя осуществляется подачей едпницы на вход переноса сумматора б при прохождении младшего разряда (сигнал С ) ° Вознедение в квадрат осуществляется сле- . дующим образом. В регистре 1 находится значение текущего аргумента

Хк(Хо = Х). На сумматоре 2 происходит сложение. В регистре 5 также находится значение текущего аргумента, который последовательным кодом, начиная с младшего, поступает на вход записи регистра 3. Если текущий разряд равен единице, то по заднему фронту сигнала Со сумма заносится в регистр

3 ° Если текущий разряд равен нулю, то запись отсутствует. Этим самым осуществляются умножение множимого на текущий разряд множителя и добавление его к формируемому произведению. Затем полученное произведение сдвигается на один разряд в сторону младших разрядов и схема готова к умножению на следующий разряд множителя, После прохождения и тактов по

I сигналу С > формируются сигнал и нвертирования 1 (триггер 11) и новое значение, L(> (триггер 10), Разряд

p(<< по сигналу С заносится в регистр 12, одновременно по заднему фронту регистра 3 сбрасывается в "0", а в регистры 1 и 5 переписывается значение регистра 3.

Формула изобретения

Устройство для вычисления функции арксинуса, содержащее два регистра, 1lfl » 1?8() многоразрядный сумматор, адноразрядный сумматор, элемент задержки и первый элемент 2И-И1И, причем вход а1 гумента устройства соединен с информационным. входам первого регистра, выход которого соединен с первым вха— дом многоразряпнога сумматора, выход и второй вход которого соединены соответственно с информационным входам второго регистра и выходом второго регистра, о т л и ч а ю щ е е с я тем, что, с целью упрощения, она содержит третий и четвертьп регистры, блок инвертирования, второй элемент

2И-3UOf и два триггера, причем выход второго регистра соединен с информационным входом блока инвертирования, выход которого соединен с информационным входом первого регистра и информационным входом третьего регистра, вход сдвига которого соединен с входом синхроимпульсов устройства и входом синхронизации второго регистра, входы сдвига и разрешения записи которого соединены соответственно с входом инвертированных сицхроимпульсов устройства и выходом суммы одноразрядного сумматора, первый и второй информационные входы которого соединены соответственно с выходом младшего разряда третьего регистра и выходом первого элемента

2И-ИЛИ, первый вход которого через . элемент задержки соединен с выходам переноса одноразрядного сумматора, второй и третий входы первого элемента 2И-И11И соединены с входам первой тактовой паследавательнасти устройства и входом сдвига четвертого ре5 гистра, информационный вход которого соединен с инверсным выходом первога триггера и первым входом второго элемента 2И-ИЛИ, второй и третий вха-ды которого соединены с выходом старшега разряда второго регистра и информационным входом второго триггера, вход синхронизации которого соединен с входом второй тактовой последовательности устройства и входом синхронизации первого триггера, информационный вход и прямой выход которого спединены соответственно с .выходом и четвертым входом второго элемента

2О 2И-ИЛИ, .инверсный выход второго триггера соединен с управляющим входом блока инвертирования и входом переноса многоразрядного сумматора, вход установки в "О" второго регистра, 25 вход разрешения записи третьего регистра и вход разрешения записи первого регистра соединены. со входом третьей тактовой последовательности устройства, вход установки которого соединен с входами установки соответственна в "1" первого триггера и B

"О" второго триггера, второй вход первого элемента 2И-ИЛИ и третий вход второго элемента 2И-ИЛИ выполнены инверсными, выход четвертого регистра соединен с выходом устройства.

165 f 280

Составитель А. Зорин

Редактор Т.Иванова Техред M.дцдык Корректор А Обручар

Заказ 1981 Тираж 403 Подписное

ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР

113835 Москва> И-35, Раушская наб., д. 4/5

Ю ! . Производственно-издательский комбинат "Патент", r. Ужг род, ул. Гагарина. ИИ