Устройство для определения среднего арифметического значения

 

Изобретение относится к вычислите л ьной технике и может быть использовано в системах обработки результатов измерений . Цель изобретения - повышение быстродействия . Устройство содержит блок 1 ассоциативной памяти, комбинационный сумматор 2, три сумматор 3,5 м If. сумматор-вычитатель 6. два мультиплексора 7 и 9. элемент ИСКЛЮЧАЮЩЕЕ ИЛИ 12, злемент НЕ 13, элемент И-НЕ 14, элемент И 15. два регистра 4 и 17, регистр 20 сдвига, сметчик 21, элемент 22 задержки, генератор 23 тактовых импульсов. За счет анализа разрядных срезов в блоке ассоциативной памяти среднее значение определяется без вычисления суммы чисел за время, не зависящее от их количества. 1 ил., 1 табл.

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК (sl)5 G 06 F 15/36

ГОСУДАРСТВЕН.ЫЙ КОМИТЕТ

ПО ИЗОБРЕТЕНИЯМ И ОТКРЫТИЯМ

ПРИ ГКНТ СССР

ЗСЕСОЮЭНЛЯ иыЕИТИб- ТЕЯВЧЕМмЯ БЛИОТЕ 4,А

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ (21) 4647992/24 (22) 07.02.89 (46) 23.06.91. Бюл. N. 23 (71) Киевский политехнический институт им.

50-летия Великой Октябрьской социалистической революции (72) Барвадеш Пандин (IN), В.И. Корнейчук, А.П. Марковский и Т.П. Хмельницкая (SU) (53) 681.3 (088.8) (56) Авторское свидетельство СССР

hk 1008751, кл. G 06 F 15/36, 1981.

Авторское свидетельство СССР

N. 1310840, кл. G 06 F 15/36. 1986. (54) УСТРОЙСТВО ДЛЯ ОПРЕДЕЛЕНИЯ

СРЕДНЕГО АРИФМЕТИЧЕСКОГО ЗНАЧЕНИЯ

„„ Ц,„„1658169 А1 (57) Изобретение относится к вычислительной технике и может быть использовано в системах обработки результатов измерений. Цель изобретения — повмавмие быстродействия. Устройство содержит блок 1 ассоциативной памяти, «емаемационный сумматор 2, три сумматере 3, 5 и 14, сумматор-вычитэтель 6, два муьтвнме«сора 7 и 9, элемент ИСКЛЮЧАЮЩЕЕ ИЛИ 12, элемент

НЕ 13, элемент И-НЕ 14, мемвмт И 15. два регистра 4 и 17, регистр 20 I, счетчик

21, элемент 22 задержки, генератор 23 тактовых импульсов. За счет амавюаа разряд, ных срезов в блоке ассоциативной памяти среднее значение определяется без вычисления суммы чисел за время, ме зависящее от их количества. 1 ил., 1 табл.

1658169

Изобретение относится к вычислительной технике и может быть использовано в системах обработки результатов измерений, i (ель изобретения — повышение быстро- 5 действия, На чер1еже изображена струк.урная схема устройства, Устройство для определения среднего арифметического значения содержит блок 1 10 ассоциативной памяти, комбинационный сумматор 2, первый 3 сумматор, первый регистр 4, второй сумматор 5, сумматор-вычит тель 6, первый мультиплексор 7, вход 8 задания значения К/2 устройства(К - число 15 ячеек блока ассоциативной памяти), второй мультиплексор 3, входы 10 и 11 задания значений соответственно К и -V, устройства, элемент ИСКЛЮЧАЮЩЕЕ ИЛИ 12, элемент

НЕ 13, элемент И вЂ” НЕ 14, элемент 15 И, 20 третий суммагор 16, второй регистр 17, информационный выход 18 устройства, вход

19 запуска устройства, регистр 20 сдвига, счетчик 21, элемент 22 задержки, генератор

23 тактовых импульсов и его выход 24, вход 25

25 начальной установки разрядности устройства, выход 26 сигнала окончания работы устройства, информационный 27 и адресный 28 входы устройства, вход 29 разрешения зап 1си устройства. 30

Устройство работает следующим образом.

Перед началом работы по входу 25 в счетчик, заносится код М ребуемой разряднос-.и результа ra (полученного среднего ЗЬ арифметического).

Сигнал запуска, подаваемый по входу

19, устанавливает регистр 20 в исходное состояние (все разряды, кроме старшего, обнулены), устанавливает в нуль регистры 4 40 и 17, через элемент 22 задер.кки запускает генератор 23 тактовых импульсов, ко орый начинает формировать на своем выходе 24 последовательность импульсов По переднему фронту импульса с выхода 21 иници- 45 ируется опрос блока 1 ассоциативной памяти, на выходах опроса которого формируются сигналы совпадения всех слов, старший разряд которых оавен единице.

Информация с выходов блока 1 подает- 50 ся на вхсды комбинационного сумматор 2, на выхсде ксторогс формируется двои iHbivl код С1 суммы единиц, стоящих в текущем (в первом такте — счаршем) разряде чисел, храняшихся в блоке 1, Далее код С1 поступ.;от 55

Hà первые входы сумматорз 3, и так как а его вторые входы поступает код с регистра

4, в первом такте состоящий из нуле : i о на выходе формируе-.ся код 51 С!. Если

-К/2 < S1 < K/? где К вЂ” коли ество чисел, хранящихся в блоке 1, то к текущему значению результата, хранящемуся в регистре 17, прибавляется нуль, если S» К/2 — к результату r,ðèáýâëÿåòcÿ единица, а из суммы St вычитается число К. Если S1< К/! из результата вычитае.гся единица, а к сумме Si прибавляется число К.

Списанная операция осуществляется в следующей последовательности. Для сравнения S< с числом К/2 сумма S> поступает на первую группу входов сумматора-вычитателя 6, на управляющий вход которого поступает сигнал с выхода переполнения (ВП) сумматора 3, причем при ВП = 1 производится суммирование S< с числом К/2, которое поступает извне на вторую группу входов су матора — вычитателя 6, в противном случае производится вычитание К/2 из

S>. Сигнал гереноса формируемый при этом, пос1упает на первый вход элемента

ИСКЛЮЧАЮЩEF ИЛИ 12, на второй вход которого поступает значение бита ВП. Если значения на обоих входах элемента 12 равны, это значит, что S> принадлежит интервапу (-К/2; К/2) и, соответственно, сигнал с элемента 12, который поступает на младший разряд первой группы входов сумматора 16, равен нулю. Старшие разряды первой груг пы входов блока 16 формируются с выхода элемента И 15, на входы которого посгупает сигнал с элемента

ИСКЛЮЧАЮЩЕЕ ИЛИ 12 и сигнал с элемента И вЂ” НЕ ".4, на входы которого поступают соответственно сигнал переноса с сумматора-вы итагеля 6 и значение бита

ВП, инвертированное на элементе НЕ 13..

На вторую группу входов сумматора 16 поступает содержимое регистра 17, сдвигаемое при передаче за счет соответствующей коммутации входов сумматора 16 и выходов регистра 17 результата. Сигнал с элемента

12, управляющий мультиплексором 7, при равенстве сигналов на входах, коммутирует на выход результат с сумматора 3, в противном случае — результат с сумматора 5, где производится операция сложения суммы S> с числом К или вычитание на Si числа К. Под воздействием бита ВП, равного единице, на вторую группу входов сумматора 5 коммутируется через мультиплексор 9 код числа К, чем обеспечивается суммирование. В противном случае на вторую группу входов коммутир.ется,:ис lо (-К) в дополнительном коде, чем достигается реализация операции вычигэния.

По заднему фронту импульса с выхода

24 n„",oèý.çoäèòñÿ прием на регис1р 4 сдвинугаго в с врону старших разрядов значения на выходе мультиплексора 7, по заднему фронту сигнала с аь хода 24 производится

1658169 запись результата с сумматора 16 на регистр 17, изменяется содержимое счетчика

21 на единицу и производите» сдвиг вправо содержимого регистра 20 с заполнением Освободившегося разряда нулем. Следующий 5 импульс на выходе 24 генератора 23 га» товых импульсов инициирует опрос следующего разряда в блоке 1 ассоциативной памяти в соответствии со сдвинутым кодом на регистре 20 и описанная процедура по- 10 вторяется.

Последовательность операций повторяется M раэ до тех пор, пока содержимое счет ика 21 не достигает значения У, При этом в регистре 17 формируется среднее 15 арифметическое с точностью до М разря дов, причем старший разряд среднего располагается слева, П р п м е р. Пусть вычисляется среднее арифметическое шести 4 — разрядных чисел, 20 записанных в ячейках блока 1 в виде:

1001

0110 25

0011

Пусть М = 6, тогда работа устройства может быть описана данными, приведенными в таблице. 30

Формула изобретения

Устройство для определения среднего арифметического значения, содержащее счетчик, элемент задержки, блок ассоциативной памяти, комбинационный сумматор, 35 первый сумматор, два регистра, регистр сдвига, элемент И и генератор гактовых импульсов, причем вход запуска устройства соединен с входом элемента задержки и с установочными входами первого и второго 40 регистров и регистра сдвига. выходы регистра сдвига соединены с в,одами опроса и маскирования блока ассоциативной памяти, выходь, которого соединены с входами комбинационного сумматора, выход кото- 45 рого подключен к первому входу первого сумматора, второй вход которого соединен с выходом первого ре истра, вход начальной установки счетчика является входом начальной установки разрядности п 50 устройс1 ва выход переполнения счетчика является выходом сигнала окончания вычислений устройства, о т л и ч а ю щ е е с я тем, что, с целью повышения быстродейстзия, в него введены два сумматора, сумма- 55 тор — вычитатель, два мультиплексора. элемент ИСКЛЮЧАЮЩЕЕ ИЛИ, элемент

НЕ, элемент И вЂ” НЕ, причем выход элемента задержки подключен к входу запуска генератора тактовых импульсов, выход которого подключен к входу управления сдвигом регистра сдвига, к входу управления опросом бгока ассоциативной памяти, к тактовым входам первого и второго регистров и к счетному входу счетчика, выход переполнения которого соединен с входом останова генератора тактовых импульсов, выход первого с мматора соединен с первым входом второго сумматора, с первым информационным входом сумматора — вычитателя и с первым информационным входом первого мультиплексора, 1 — и разрядный выход которого (i = 1, п) подключен со сдвигом в сторону старших разрядов к (i 1) — му разрядному входу первого регистра, первый и второй информационные входы второго мультиплексора яавляются соответственно входами задания значений К и -К устройства (К— число ячеек блока ассоциативной памяти), выход второго мультиплексора подключен к второму входу второго сумматора, выход которого соединен с вторым информационным входом первого мультиплексора, адресный вход которого подключен к первому входу элемента И, младшему разрядному входу первого слагаемого третьего сумматора и к выходу элемента ИСКЛЮЧАЮЩЕЕ

ИЛИ, первый вход которого соединен с выходом переполнения сумматора — вычитателя и с первым входом элемента И вЂ” НЕ, а второй — с выходом переполнения первого сумматора, с адресным входом второго мукльтиплексора и с входом элемента НЕ, выход которого подключен к входу управления режимом сложение — вычитание сумматора— иычитателя и к второму входу элемента И—

Н Е, выход которого соединен с вторым входом элемента И, выход которого подключен к разрядным входам, кроме младшего, первого слагаемого третьего сумматора, выход которого соединен с информационным входом второго регистра. разрядные выходы которого, являющиеся разрядными выходами устройства, подключены со сдвигом в с-,орону старших разрядов к разрядным входам второго слагаемого третьего сумматора, второй информационный вход сумматора — вычитателя является входом задания значения К/2 устройства, информационный и адресный входы и вход разрешения записи блока ассоциативной памяти являются соответственно информационным и адресным входами и входом разрешения записи устройства.

1658169

П р и м е ч а н и е. Код 011011 формируется на регистре 17 результата по заднему фронту тактового импульса, Составитель Е. Хуртин

Техред М.Моргентал Корректор М.Кучерявая

Редактор И. Дербак

Производственно-издательский комбинат "Патент", г. Ужгород, ул.Гагарина, 101

Заказ 1714 Тираж 419 Подписное

ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР

113035, Москва, Ж-35, Рауаская наб, 4/5

Устройство для определения среднего арифметического значения Устройство для определения среднего арифметического значения Устройство для определения среднего арифметического значения Устройство для определения среднего арифметического значения 

 

Похожие патенты:

Изобретение относится к вычислительной технике и технике связи

Изобретение относится к автоматике и вычислительной технике и может быть использовано для построения специализированных вычислительных устройств, предназначенных ,например,для автоматизированного решения задач конструирования радиоэлектронной и вычислительной аппаратуры

Изобретение относится к вычислительной технике и может Ьыть использовано в специализированных вычислительных машинах для умножения разреженных и сверхрэзреженных матриц Цель изобретения - сокращение аппаратурных затрат Устройство содержит два блока памяти для хранения ненулевых элементов разреженных матриц, блок памяти для хранения ненулевых элементов i-й строки одной из исходных матриц со значениями индексов строк, вычислительный блок, регистры, блоки элементов ИЛИ И, элементы ИЛИ, НЕ, элемент И

Изобретение относится к вычислительной технике и может быть использовано в составе специализированных быстродействующих вычислительных систем обработки сигналов

Изобретение относится к вычислительной технике и может быть использовано для анализа стационарных эргодических процессов , в частности при определении глубины связанности процессов

Изобретение относится к контрольноизмерительной технике и может быть использовано при создании технических средств контроля сложных объектов

Изобретение относится к автоматике и вычислительной технике, в частности к устройствам для обработки цифровых данных, и может быть использовано в системах экстремальною регулирования а также для цифровой фильтрации помех Анализатор содержит ключ 1

Изобретение относится к вычислительной технике и может быть использовано при статистической обработке данных, например для обработки изображений

Изобретение относится к вычислительной технике и может быть использовано при статистической обработке данных, например для обработки изображений

Изобретение относится к вычислительной технике и может быть использовано в электронной цифровой вычислительной машине

Изобретение относится к электронным играм

Микроэвм // 2108619
Изобретение относится к области микропроцессорной техники, в частности, может применяться для реализации обмена информацией

Изобретение относится к области цифровой вычислительной техники и предназначено для обработки двух или больше компьютерных команд параллельно

Изобретение относится к области вычислительной техники и предназначено для создания высокоскоростных систем обработки больших потоков данных в реальном режиме времени

Изобретение относится к цифровым компьютерным системам и предназначено для обработки двух и более команд параллельно

Изобретение относится к вычислительной технике, точнее к построению многопроцессорных векторных ЭВМ

Изобретение относится к вычислительной технике и может найти применение в автоматизированных системах управления АСУ индустриального и специального назначения

Изобретение относится к изготовлению выкроек, в частности таких выкроек, которые должны использоваться при изготовлении предметов одежды
Наверх