Преобразователь последовательного кода в параллельный

 

Изобретение относится к вычислительной технике и может быть использовано в системах обработки данных Изобретение обеспечивает преобразования кода КИ (ГОСТ В 24152-83) в параллельный код, чем позволяет расширить область применения преобразователя Преобразователь содержит элементы И 1 и 2, триггер 3, регистр 4 сдвига, формирователь 5 импульсов, блок 6 поэлементного сравнения, элемент ИСКЛЮЧАЮЩЕЕ ИЛИ 7, элемент ИЛИ 8, элементы 9 и 10 задержки 2 ил

СОЮЗ СОВЕТСКИХ

СОЦИАЛ ИСТИЧЕ СКИХ

РЕСПУБЛИК (я)ю Н 03 M 9/00

ГОСУДАРСТВЕННЫЙ КОМИТЕТ

ПО ИЗОБРЕТЕНИЯМ И ОТКРЫТИЯМ

ПРИ ГКНТ СССР

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ (21) 4615951/24 (22) 30.11.88 (46) 23.06,91, Бюл. М 23 (72) И. В. Догадкин и Е. Г. Сталин (53) 681.325(088.8) (56) Авторское свидетельство СССР

N1305875,,кл. Н 03 M 9/00, 1985.

Авторское свидетельство СССР

М 1283980, кл, Н 03 М 9/00, 1985. (54) ПРЕОБРАЗОВАТЕЛЬ ПОСЛЕДОВАТЕЛЬНОГО КОДА В ПАРАЛЛЕЛЬНЫЙ

„„Я2„„1658391 А1 (57) Изобретение относится к вычислительной технике и может быть использовано в системах обработки данных. Изобретение обеспечивает преобразования кода КИ (ГОСТ В 24152 — 83) в параллельный код, чем позволяет расширить область применения преобразователя. Преобразователь содержит элементы И 1 и 2, триггер 3, регистр 4 сдвига, формирователь 5 импульсов, блок 6 поэлементного сравнения, элемент ИСКЛЮЧАЮЩЕЕ ИЛИ 7, элемент ИЛИ 8, элементы 9 и 10 задержки. 2 ил.

1658391

Изобретение относится к вычислительной технике и может быть использовано в системах обработки данных.

Целью изобретения является расширение области применения преобразователя за счет обеспечения преобразования кода КИ.

На фиг. 1 представлена функциональная схема преобразователя; на фиг. 2 — временные диаграммы, поясняющие его работу.

Преобразователь содержит первый и второй элементы И 1 и 2. триггер 3, регистр

4 сдвига, формирователь 5 импульсов, блок

6 поэлементного сравнения, элемент ИСКЛЮЧАЮЩЕЕ ИЛИ 7, элемент ИЛИ 8, первый и второй элементы 9 и 10 задержки, На фиг, 1 позициями 11-13 обозначены соответственно вход и первый и второй выходы преобразователя. На фиг, 2 соответствующими индексами обозначены следующие сигналы; а — сигнал на входе 11, б и в— сигналы на первом и втором выходе формирователя 5, r и д — сигналы на выходах элементов 9 и 10, е и ж — сигналы на выходах элементов 2 и 1, з — сигналы на выходе элемента 8, и — сигнал на выходе триггера 3, к — сигналы на выходе элемента 7, л — сигналы на выходе 12, м — сигналы на выходе 13.

Код КИ представляет собой последовательность синусоидальных сигналов. В коде

КИ логическая единица передается изменением фазы синусоидального сигнала на л по отношению к предыдущему синусоидальному сигналу, а логический нуль— повторением фазы предыдущего синусоидального сигнала.

Регистр 4 сдвига может быть выполнен на 13-ти интегральных микросхемах

564ПР1. Информационный вход микросхемы является входом регистра 4 сдвига, информационный вход каждой следующей микросхемы соединен с выходом старшего разряда предыдущей микросхемы, тактовые входы всех микросхем обьединены и являются входом управления регистра 4 сдвига. Выходы разрядов "3...10", "28 „,35", "40...47", "53...60", "65...72", "78...85", "90...97" регистра 4 сдвига (в коде КИ в укаэанных разрядах передается полезная информация) являются первым выходом (групповым, состоящим из 56-ти линий) регистра 4 сдвига, а выходы разрядов

"1,2,11""..."27", "36...39", "48...61...64", "73...77", "86...89", "98.„100" регистра 4 сдвига — вторым выходом (групповым, состоящим иэ 44-х линий) регистра 4 сдвига.

Блок 6 поэлементного сравнения представляет собой блок элементов И. прямые входы которого соединены с выходами разрядов "1", "11", "14", "26", "36"..."39", "49„,"51", "61", "62", "64". "74", "76", "86", "88", "89", "100" регистра 4 сдвига (в коде КИ в указанных разрядах передается логическая единица соответственно, а инверсные входы — с выходами разрядов "2", "12", "13", "15"..."25", "27", "48", "52". "73", "75", "77", "87", "98", "99" регистра 4 сдвига (в коде КИ в укаэанных разрядах передается логический нуль) и первым входом блока 6 соответственно. Высокий уровень сигнала на выходе блока 6 соответствует наличию высоких уровней сигналов на всех его прямых входах и низких уровней сигналов на всех его инверсных входах, Высокий уровень сигнала на первом (втором) выходе формирователя 5 формируется при наличии положительной (отрицательной) полуволны синусоидального сигнала на его входе. Импульсный сигнал, сформированный на первом выходе формирователя 5, поступает на вход элемента 9 задержки и второй вход элемента И 2. Импульсный сигнал, сформированный на втором выходе формирователя

5, поступает на вход элемента 10 задержки и второй вход первого элемента И 1.

Время задержки сигналов, сформированных на выходах элементов 9 и 10 задержки (т), выбирают из условия

< т (— т где т, — минимально допустимая длительность импульса на втором входе триггера 3; т — минимально допустимая длительность интервала между передними фронтами импульсов на втором и первом входе триггера 3;

Т вЂ” длительность полуволны синусоидального сигнала в коде КИ.

Импульсный сигнал, сформированный на выходе первого элемента 9 задержки, поступает на первый вход элемента 2И, первый вход триггера 3 и первый вход элемента

7 ИСКЛЮЧАЮЩЕЕ ИЛИ.

Импульсный сигнал, сформированный на выходе элемента 10 задержки, поступает на первый вход элемента И 1.

Высокий уровень сигнала на выходе второго (первого) элемента 2 (1) формируется при наличии высоких уровней сигналов на его входах. Импульсы, сформированные на выходах элементов И 2 и 1, через элемент

ИЛИ 8 поступают на второй вход триггера 3, управляющий вход регистра 4 сдвига и второй вход блока 6 анализа.

По переднему фронту импульса, сформированного на выходе элемента ИЛИ 8. при наличии на входе триггера 3 высокого уровня сигнала на выходе триггера 3 уста1658391 навливается высокий (низкий) уровень сигнала. Импульсный сигнал, сформированный на выходе триггера 3, поступает на первый вход элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 7.

8ысокий уровень сигнала на выходе элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 7 формируется при наличии высокого уровня сигнала на одном из его входов, Импульсный сигнал, сформированный на выходе элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 7, поступает на вход регистра 4 сдвига.

По переднему фронту импульса, сформированного на выходе элемента ИЛИ 8, при наличии высокОго (низкого) уровня сигнала на входе регистра 4 сдвига в младший разряд регистра 4 сдвига записывается логическая единица (логический нуль), а ранее записанная в регистре 4 сдвига информация сдвигается на,один разряд в сторону старшего разряда.

При установлении на втором выходе регистра 4 сдвига заданного кода в интервале между соседними импульсами на выходе элемента ИЛИ 8, на выходе блока 6 формируется высокий уровень сигнала, Импульс, сформированный на выходе блока 6, поступает на второй выход 13.

Параллельный цифровой код, сформированный на первом выходе регистра 14 сдвига, поступает на первый выход 12.

По переднему фронту импульса, сформированного на втором выходе 13, параллельный цифровой код, сформированный на первом выходе 12, и несущий полезную информацию, записывается в приемный (внешний) регистр системы обработки данных.

Формула изобретения

Преобразователь последовательного кода в параллельный. содержащий элементы И, триггер, регистр сдвига первые выхо5 ды которого являются первым выходом преобразователя, отличающийся тем, что, с целью расширения области применения преобразователя за счет обеспечения преобразования кода КИ, в преобразова10 тель введены блок поэлементного сравнения, элемент ИСКЛЮЧАЮЩЕЕ ИЛИ, элемент ИЛИ, элементы задержки и формирователь импульсов, первый выход которого соединен непосредственно с первым

15 входом первого элемента И и через первый элемент задержки — с первыми входами второго элемента И, триггера и элемента ИСКЛ ЮЧАЮЩЕ Е ИЛИ, выход которого соединен с информационным входом

20 регистра сдвига, вторые выходы которого соединены с первыми входами блока поэлементного сравнения, второй выход формирователя импульсов соединен непосредственно с вторым входом второго эле25 мента И и через второй элемент эадержки— с вторым входом первого элемента И, выходы первого и второго элементов И соединены с одноименными входами элемента ИЛИ, выход которого соединен с вто30 рым входом триггера, с входом управления регистра сдвига и с вторым входом блока поэлементного сравнения. выход которого является вторым выходом преобразователя, выход триггера соединен с вторым входом

35 элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, входформирователя импульсов является входом преобразователя.

1658391

Составите lb 6,Ходов

Редактор В.Бугренкова Текред M.Moðiåíòàë Корректор О.Кравцова

Заказ 1722 Тираж 465 Подписное

ВНИИПИ Государст венного комитета по изобретениям и открытиям при ГКНТ СССР

113035, Москва, Ж-35, Раушская наб.. 4/5

Производственно-издательскии комбинат "Патент". г. Ужгород, ул.Гагарина, 101