Матричный коммутатор

 

Изобретение относится к дискретной автоматике и вычислительной технике и может быть использовано в системах передачи данных иерархических АСУ. С целью расширения функциональных возможностей коммутатора за счет осуществления коммутации произвольного числа входов на произвольное число выходов с циркуляцией информации как в прямом, так и в обратном направлении он содержит блок 1 прямого согласования, матрицу 2 загрузки, блок 3 обратного согласования, матрицу 4 прямой коммутации, матрицу 5 обратной коммутации, элемент ИЛИ 6, дифференцирующий элемент 7, диод 8. С получением первого сообщения матричный коммутатор осуществляет коммутацию источника сообщений со свободным средством его обработки. 4 з.п. ф-лы, 4 ил.

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК (я)з Н 03 К 17/00

ГОСУДАРСТВЕННЫЙ КОМИТЕТ по изОБРетениям и ОткРытиям

ПРИ ГКНТ СССР

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

77i ZZZ ZZ5 Ю Zr2 Ю

6!8 67 Ю

Юг Zap лн Дr Д7 ЛЮ гн

Риг. У (21) 4697701/21 (22) 29,05.89 (46) 07.07.91, Бюл. № 25 . (72) И,В,Скакун и В.А,Фукалов (53) 621.374 (088.8). (56) Авторское свидетельство СССР № 1075409, кл. Н 03 К 17/00, 1984.

Авторское свидетельство СССР

¹ 559389,.кл, Н 03 К 17/00, 1977. (54) МАТРИЧНЫЙ КОММУТАТОР (57) Изобретение. относится к дискретной автоматике и вычислительной технике и может быть использовано в системах передачи данных иерархических АСУ. С целью расши„„!Ж „„1661985 А1 рения функциональных возможностей коммутатора за счет осуществления коммутации произвольного числа входов на произвольное число выходов с циркуляцией информации как в прямом, так и в обратном направлении он содержит блок 1 прямого соглаеования. матрицу 2 загрузки, блок 3 обратного согласования, матрицу 4 прямой коммутации, матрицу 5 обратной коммутации, элемент ИЛИ G, дифференцирующий элемент 7, диод 8. С получением первого сообщения матричный коммутатор осуществляет коммутацию источника сообщений со . свободным средством его обработки. 4 з,п. ф-лы, 4 ил.

1661985

20

Изобретение относится к дискретной . автоматике и вычислительной технике и может быть использовано в системах передачи данных иерархических АСУ.

Цель изобретения — расширение функциональных возможностей устройства за счет коммутации потоков информации с произвольным числом входов и выходов и коммутации потоков информации в прямом и обратном направлениях.

На фиг.1 изображена структурная схема матричного коммутатора; на фиг,2 — структурная схема блока прямого согласования; на фиг,3 — структурная схема матрицы загрузки и блока обратного согласования; на фиг,4 — структурная схема матрицы прямой коммутации и матрицы обратной коммутации.

Матричный коммутатор (фиг.1) содержит блок 1 прямого согласования, матрицу

2 загрузки, блок 3 обратного согласования, матрицу 4 прямой коммутации, матрицу 5 обратной коммутации, элемент ИЛИ 6, дифференцирующий элемент 7 и диод 8. Матрица 2 загрузки и блок 3 обратного согласования (фиг.3) содержат группу элементов И 91,1-94,3, группу триггеров 10,1.1104,з, вторую 111 — 112 и первую 121 — 12з группы элементов ИЛИ-НЕ и элемент

ИЛИ 13.

Блок прямого согласования (фиг.2) содержит группу элементов И 141 144, первую

15 -154 и вторую 161-164 группы триггеров.

Группа 17 сигнальных входов прямого канала соединена (фиг.1) с первой группой входов блока 1 прямого согласования, вторая группа входов которого соединена с первой группой сигнальных входов 18,118.4 обратного канала, вторая группа сигнальных входов 19.1 — 19.3 обратного канала соединена с первой группой входов блока 3 обратного согласования, выход которого соединен с первым входом блока 1 прямого согласования, второй вход которого соединен через последовательно соединенные диод 8 и дифференцирующий элемент 7 с выходом элемента ИЛИ 6, входы которого соединены с выходами. матрицы 2 загрузки и управляющими входами матриц прямой 4 и обратной 5 коммутации, входы которых соединены соответственно с группой информационных входов 20.1-20.4 и 21.1 — 21,3 прямого канала и обратного канала, а выходы соответственно с группами информационных выходов 22.1-22.3 и 23,1-23.4 соответственно прямого и обратного каналов, выходы блока 1 прямого согласования соединены с первой группой входов матрицы 2 загрузки, вторая группа входов которой соединена с группой входов-выходов блока

3 обратного согласования, В блоке 1 прямого согласования (фиг.2) первые входы элементов И 14, -14.4 соединены с первой группой входов блока. выходы элементов И 14,>-14. соединены с

S-входами соответствующих триггеров

15.<-15д, выходы которых соединены с динамическими S-входами соответствующих триггеров 16,>-16,4 второй группы, выходы которых соединены с выходами блока 1. Инверсные выходы триггеров 16.>— - 16.4 соединены с вторыми входами соответствующих элементов 14. -14.а, первый вход блока 1 соединен с третьими входами элементов И

14.> — 14.4. Инверсные выходы триггеров

15.>— - 15.4 соединены с соответствующими входами элементов И 14.1 — 14.4. Второй вход блока 1 соединен с R-входами триггеров

15.1-15,4 R-входы триггеров 16.1-16.4 соединены с соответствующими входами второй группы входов блока 1.

Входы блока 3 из группы входов-выходов (фиг.3) соединены с соответствующими входами элементов ИЛИ вЂ” НЕ 12.1 — 12,з, выходы которых соединены с входами элемента ИЛИ 13 и входами соответствующих элементов ИЛИ вЂ” НЕ 11.> — 11. второй группы, выходы которых соединены с выходами группы входов-выходов блока 3, выход элемента ИЛИ 13 соединен с выходом блока 3:

Матрица 2 загрузки содержит элементы матрицы, состоящие из элемента И и триггера (например, элемент И 9., и триггер

10.<,>). Входы группы входов-выходов матрицы 2 соединены c R-входами триггеров соответствующего столбца матрицы 2, инверсные выходы триггеров

10.1,1 — 10.4,3 соединены с вторыми входами соответствующих элементов И 9., — 9.д,з, выходы которых соединены c S-входами этих триггеров. Выходы триггеров 10.1,1—

10.4,з соединены с выходами матрицы 2 и выходами из группы входов-выходов матрицы 2. Входы группы входов матрицы 2 соединены с первыми входами соответствующих элементов И 9.1.1-9.4,з строк матрицы

2. Входы группы входов-выходов матрицы 2 соединены с вторыми входами соответствующих элементов И 9.>,i — 9.4,з столбцов матрицы 2..

Матрица 4 прямой коммутации (фиг.4) содержит матрицу элементов И 24.1.124,3.4 и группу элементов ИЛИ 25.1 — 25.3.

Матрица 5 обратной коммутации содержит матрицу элементов И 26.1.1-26.3.4 и группу элементов ИЛИ 27.1-27.4.

Выходы элементов ИЛИ матриц 4 и 5 соединены с входами соответствующих элементов ИЛИ этих матриц. Первые и вторые

1661985 входы элементов И матриц 4 и 5 соединены с соответствующими входами матриц 4 и 5, Матричный коммутатор работает следующим образом.

Имеется М источников сообщений и К средств обработки сообщений. С получением первого сообщения матричный коммутатор осуществляет коммутацию источника сообщений со свободным средством обработки сообщений. Коммутация осуществляется как в прямом, так и в обратном направлениях, в результате чего источник сообщений и средство обработки сообщений обмениваются информацией. Факт окончания обмена сообщениями производится по заранее определенной кодовой комбинации, которая распознается или в источнике сообщений, или в средстве обработки сообщений. В результате соответствующая коммутация разрушается и средство обработки сообщений коммутируется на новый источник сообщений, в общем случае другой. На фиг.1-4 представлен матричный коммутатор с числом входов К =

4 и числом выходов M = 3, но в общем случае

К и M могут бть любыми целыми числами.

Перед началом работы все триггеры

10.1 1 — 10.4 3, 15.1 — 15,4 и 16.1 — 16.4 находятся в исходном (нулевом) состоянии. Предположим, что пришло первым первое сообщение оттретьего источника сообщения, Этотфакт отождествляется с появлением сигнала на входе 17.3 устройства, который проходит через открытый элемент И 14,з и переводит триггер 15.з в единичное состояние, в результате чего элементы И 14.1. 14.2, 14.4 закрываются до тех пор, пока не будет создана коммутация входа 20.3 с первым свободным средством обработки сообщений, в данном случае с выходом 22.1. Далее этот импульс с единичного выхода триггера

15.з поступает на динамический S-вход триггера 16,з и переводит его в единичное состояние, В результате этого нулевой потенциал с выхода триггера 16.з закрывает элемент И 14.з до тех пор, пока не будет разрушена коммутация в данном случае входа 20.3 и выхода 22.1. Сигнал с выхода триггера 16.з поступает на третью строку матрицы 2 загрузки и появляется только на выходе элемента И 9.з1, так как остальные элементы И 9.з2 и 9.з,з в данный момент закрыты элементами ИЛИ вЂ” НЕ 11.1 и 11,р, В следующем цикле загрузки происходит загрузка второго столбца матрицы 2 загрузки, потом третьего при условии, что первый и второй столбцы не загружены. и в последующем происходит загрузка первого слева незагруженного столбца. Сигнал с выхода элемента И 9.3,) поступает íà S âõîä триггера 10.з i и переводит его в единичное состояние. Нулевой потенциал с выхода триггера

10.з1 закрывает элемент И 9.з,1, а единичный потенциал триггера 10.з1 поступает на

5 вход элемента ИЛИ-НЕ 12.1. С выхода элемента ИЛИ вЂ” НЕ 12.t нулевой потенциал закрывает все элементы И 9.1,1 — 9.4,з первого столбца матрицы 2 загрузки и, инвертируясь в элементе ИЛИ-НЕ 11.1, подготавлива10 ет для загрузки следующий столбец матрицы 2 загрузки. Таким образом, в каждом столбце и в каждой строке матрицы 2 загрузки может находиться не более одного триггера 10.>>, — 10.,з в единичном состоя15 нии. Единичный потенциал с выхода триггера 10.з,1 поступает на соответствующие элементы И24.1,3 и 26.1,3 и обеспечивает тем самым коммутацию входа 20.3 через элемент И 24.1,3 и элемент ИЛИ 27.1 на выход

20 22.1 в прямом направлении, и входа 21.1 через элемент И 26.1,3 и элемент ИЛИ 27.3 на выход 23.3 в обратном направлении, После этого начинается двусторонний обмен сообщениями. Элемент ИЛИ б, дифферен25 цирующий элемент 7 и диод 8 всякий раз реагирует только на прямую смену потенци- алов на выходах матрицы 2 загрузки, т,е, смену с нулевого потенциала на единичный. В результате этого на выходе диода 8

30 появляется сигнал, который поступает в блок 1 прямого сопряжения, в данном случае сбрасывает триггер 15.з в нулевое состояние и подтверждает нулевое состояние всех остальных триггеров первой группы.

35 Аналогичным образом происходит загрузка остальных средств обработки сообщений при наличии сообщений в других источниках сообщений, Через определенный цикл обмена сооб40 щениями в средстве обработки (источнике) сообщений формируется код конца обмена, который запоминается в средстве обработки (источнике) сообщений и передается по установленной коммутации к источнику

45 (средству обработки) сообщений, где они декодируются. В результате на соответствующих сигнальных входах обратного канала появляются сигналы. В данном случае сигналы появляются на сигнальных входах

50 18,3 и 19,1. Сигнал по входу 19.1 сбрасывает триггер 10.з1 в нулевое состояние и подтверждает нулевое состояние всех остальных триггеров столбца матрицы 2 загрузки, разрешая, тем самым, заново загрузитьдан55 ный столбец матрицы 2 загрузки. Сигнал по входу 18.3 сбрасывает в нулевое состояние триггер 16,д, разрешая поступление новых сообщений по входу 17.3. После этого весь цикл работы матричного коммутатора повторяется снова.

1661985

Формула изобретения

1. Матричный коммутатор, содержащий блок прямого согласования, который содержит первую группу триггеров, отличающийся тем, что, с целью расширения функциональных возможностей за счет коммутации произвольного, количества входов на произвольное количество выходов с передачей информации в прямом и обратном направлениях, введены матрицы загрузки, блок обратного согласования, матрица прямой и матрица обратной коммутаций, элемент ИЛИ, дифференцирующий элемент и диод, группа сигнальных входов прямого канала соединена с первой группой входов блока прямого соединения, вторая группа входов которого соединена с первой группой сигнальных входов обратного канала, вторая группа сигнальных входов обратного канала соединена с первой группой входов блока обратного согласования, выход которого соединен с первым входов блока прямого согласования, второй вход которого соединен через последовательно соединенные диод и дифференцирующий элемент с выходом элемента ИЛИ, входы которого соединены с выходами матрицы загрузки и управляющими входами матриц прямой и обратной коммутации, входы которых соединены с группами информацион. ных входов соответственно прямого и обратного каналов, а выходы с группами информационных выходов соответственно прямого и обратного каналов, выходы блока прямого согласования соединены с группой входов матрицы загрузки, группа входов-выходов которой соединена с группой входов-выходов блока обратного согласования, 2, Коммутатор по п.1. о т л и ч а ю щ и йс я тем, что блок прямого согласования дополнительно содержит вторую группу триггеров и грурппу элементов И, первые входы, которых соединены с первой группой входов, выходы элементов И группы элементов

И соединены с S-входами соответствующих триггеров первой группы триггеров. выходы триггеров первой группы соединены сдинамическими S-входами соответствующих триггеров второй группы, выходы которых соединены с выходами блока прямогосогласования, инверсные выходы триггеров второй группы соединены с вторыми входами соответствующих элементов И группы элементов И, первый вход блока прямого согласования соединен с третьими входами элементов И группы элементов И, инверсные выходы триггеров первой группы соединены с входами элементов И группы элементов И, соответствующих остальным триггерам первой группы, второй вход блока прямого согласования соединен с R-входами триггеров первой группы, R-входы триггеров второй группы соединены с соответствующими входами второй группы входов блока прямого согласования, 3. Коммутатор по п,1. о т л и ч а ю щ и йс я тем, что блок обратного согласования содержит элемент ИЛИ, первую и вторую группы элементов ИЛИ вЂ” НЕ, входы блока обратного согласования из группы входоввыходов соединены с соответствующими входами элементов ИЛИ-НЕ первой группы, выходы которых соединены с входами элемента ИЛИ и входами соответствующих элементов ИЛИ вЂ” НЕ второй группы, выходы которых соединены с выходами группы входов-выходов блока обратного согласования, выход элемента ИЛИ соединен с выходом блока обратного согласования, 4. Коммутатор по п.1, о т л и ч а ю щ и йс я тем, что матрица загрузки содержит элементы матрицы, состоящие из элемента

И и триггера, входы группы входов-выходов соединены с R-входами триггеров соответствующего столбца матрицы загрузки, инверсные. выходы триггеров соединены с вторыми входами соответствующих им элементов И матрицы загрузки, выходы которых соединены с S-входами соответствующих им триггеров матрицы загрузки, выходы триггеров матрицы загрузки соединены с выходами матрицы загрузки и выходами группы входов-выходов матрицы загрузки, входы группы входов матрицы загрузки соединены с первыми входами соответствующих элементов И строк матрицы загрузки, входы группы входов-выходов матрицы загрузки соединены с вторыми входами соответствующих элементов И столбцов матрицы загрузки.

5. Коммутатор по п.1, о т л и ч а ю щ и йс я тем, что матрицы прямой и обратной коммутаций содержат матрицу элементов И и группу элементов ИЛИ, выходы которых соединены с выходами матрицы прямой и обратной коммутаций, первые входы элементов И столбцов матрицы элементов И соединены с соответствующими входами матрицы прямой и обратной коммутаций, выходы элементов И строки матрицы элементов И соединены с входными соответствующего элемента или группы элементов

ИЛИ, вторые входы элементов И матрицы элементов И соединены с соответствующим управляющим входом, 1661985

1661985

Составитель А.Чаховский

Техред M.Mîðãåíòàë Корректор

Редактор О.Головач

Производственно-издательский комбинат "Патент", г, Ужгород, ул.Гагарина, 191

Заказ 2136 Тираж Подписное

ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР

113035, Москва, Ж-35, Раушская наб., 4/5