Устройство для умножения

 

Изобретение относится к вычислительной технике и может быть использовано при разработке арифметических устройств ЭВМ с жесткими ограничениями на массогабаритные характеристики и энергопотребление. Целью изобретения является расширение функциональных возможностей устройства за счет умножения чисел в дополнительном коде. Устройство содержит регистры множимого 1 и множителя 2, блок 5 вычисления разрядного значения произведения, буферный регистр 3, регистр 4 частичного произведения и нововведенные регистр 6 задержки, сумматор 7, триггер 8, пять коммутаторов 9 - 13, элемент И 14 и элемент ИЛИ 15. 2 ил.

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК (я) 6 06 F 7/52

ГОСУДАРСТВЕННЫЙ КОМИТЕТ

ПО ИЗОБРЕТЕНИЯМ И ОТКРЫТИЯМ

ПРИ ГКНТ СССР

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ (21) 4748929/24 (22) 11.10.89 (46) 30.07.91. Бюл. Q 28 (72) А.А, Шостак и В.В. Яскевич (53) 681.325 (088.8) (56) Авторское свидетельство СССР

М 1007101, кл. G 06 F 7/52, 1981, Авторское свидетельство СССР

М 1575173, кл. G 06 F 7/52, 1988. (54) УСТРОЙСТВО ДЛЯ УМНОЖЕНИЯ (57) Изобретение относится к вычислительной технике и может быть использовано при . /6

ЫЛ „1667061 А1 разработке арифметических устройств Э ВМ с жесткими ограничениями на массогабаритные характеристики и энергопотребление.

Целью изобретения является расширение функциональных возможностей устройства за счет умножения чисел в дополнительном коде. Устройство содержит регистры множимого 1 и множителя 2, блок 5 вычисления разрядного значения произведения, буферный регистр 3, регистр 4 частичного произведения и нововведенные регистр 6.задержки, сумматор 7, триггер 8, пять коммутаторов

9 — 13, элемент И 14 и элемент ИЛИ 15. 2 ил.

1667061

Изобретение относится к области вычислительной техники и может быть использовано при построении арифметических устройств

3ВМ с жесткими ограничениями на массогабаритные характеристики и энергопотребление. Сомножители могут быть представлены к любой позиционной системе счисления.

Целью изобретения является расширение функциональных возможностей устройства за счет умножения чисел в дополнительном коде.

На фиг. 1 представлена функциональная схема устройства для умножения; на фиг. 2 — временная диаграмма работы устройства для случая л= 4, Устройство (фиг. 1) содержит регистр 1 множимого, регистр 2 множителя, буферный регистр 3, регистр 4 частичных произведений, блок 5 вычисления разрядного значения произведения, регистр 6 задержки, сумматор 7, триггер 8, коммутаторы 9—

13, управляющие входы 16 — 19 устройства, первый 20 и второй 21 входы коррекции устройства, выход 22 устройства.

Рассмотрим функциональное назначение и реализацию узлов и блоков устройства.

Регистр 1 множииого предназначен для хранения значения и-разрядного множимо-!

t o и представляет собой (л + 1) — разрядный сдвиговый регистр с кольцевым переносом (п разрядов множимого+ один разряд информации в виде обратного кода "нуля" для использования на (и+ 1}-м такте каждого цикла).

Регистр 2 множителя сдвиговый предназначен для хранения значения и-разрядного множителя.

Буферный регистр 3 предназначен для хранения значения старшего разряда произведения, формируемого в блоке 5.

Регистр 4 частичного произведения иразрядный сдвиговый предназначен для хранения разрядов сумм частичных произведений, используемых как промежуточная информация при работе устройства.

Регистр 6 задержки n — разрядный сдвиговый предназначен для хранения информации, используемой для введения коррекции по знакам множимого и множителя в случае умножения отрицательных чисел в дополнительном коде, Блок 5 вычисления разрядного значения произведения предназначен для вычисления значения разрядного произведения сомножителей с учетом поступающих на его входы .первого и второго слагаемых. Этот блок комбинационного типа и может быть реализован любыми известными способами, обеспечивающими выполнение функ5

55 ции F = А В + С + О, где А, В, С, 0— одноразрядные числа.

Сумматор 7 предназначен для формирования коррекции по знакам множимого и множителя и представляет собой комбинационный сумматор, реализованный любым иэ известных способов, например в виде сумматора с параллельным переносом.

Триггер 8 предназначен для хранения единицы коррекции в случае умножения чисел в дополнительном коде при отрицательном множителе, а также переносов, возникающих при работе сумматора 7 и на выходе коммутатора 12.

Коммутаторы 9, 10, 11 и 13 предназначены для передачи информации соответственно на входы множителя, множимого, второго слагаемого блока 5 и первого слагаемого сумматора 7.

Коммутатор 12 предназначен для передачи информации блока 5 на вход регистра, 3 (в первые и тактов каждого цикла, когда в блоке 5 формируются старшие разряды разрядных произведений) или на вход триггера

8 через элемент ИЛИ 15 (при введении коррекции в случае отрицательного множимого, когда в блоке 5 возможно возникновение переноса из младшего разряда в старший, в результате чего в младшей цифре информации на выходе старшего разряда блока 5 по окончании (п+1)-ro такта отсутствует "1", которую необходимо учитывать на последующих шагах введения коррекции).

Элемент И 14 предназначен для выдачи на вход второго слагаемого сумматора 7 единицы коррекции с входа 20 устройства при умножении чисел в дополнительном коде и отрицательном множимом под управлением потенциала на входе t9 устройства, Элемент ИЛИ 15 предназначен для передачи на вход триггера 8 информации с выхода переноса сумматора 7, второго выхода коммутатора 12, а также сигнала первоначальной установки триггера 8 в "1" с входа 21 устройства при введении коррекции в случае умножения в дополнительном коде при отрицательном множителе.

Устройство работает следующим образом.

В исходном состоянии в регистре 1 хранится и-разрядное множимое и обратный код "нуля" в его (и+1)-м разряде, в регистре

2 хранится и-разрядный множитель, регистры 3, 4, 6 и триггер 8 обнулены.

Умножение в устройстве выполняется за и циклов, каждый из которых реализуется эа и+1 тактов. В течение одного цикла в устройстве формируется частичное произведение множимого на один разряд множителя, а также осуществляется подсуммирование

1667061 этого частичного произведения к ранее накопленной сумме частичных произведений, хранящейся в регистре 4 частичного произведения, и введение коррекции по знакам множимого и множителя, выполняющейся в 5 (и+1) — м такте каждого цикла.

При перемножении положительных сомножителей на входы 19, 20 и 21 устройства в течение всего периода работы подается нулевая информация, а на вход 18 — потен- 10 циал, настраивающий коммутатор 13 на передачу информации с выхода регистра 6 на вход первого слагаемого сумматора 7. Таким образом, в течение всей работы устройства на всех: входах сумматора 7 (следователь- 15 но, и на его выходах и в регистре 6) присутствует нулевая информация.

В каждом иэ и первых тактов каждого цикла в блоке 5 осуществляется умножение соответствующего разряда множителя, по- 20 ступающего на его вход множителя через коммутатор 9 с выхода младшего разряда регистра 2, на соответствующий разряд множимого, поступающий на вход множимого блока 5 через коммутатор 10 с выхода 25 младшего разряда регистра 1 и прибавление к младшему разряду получившегося при этом произведения двух одноразрядных слагаемых, поступающих на входы первого и второго слагаемых блока 5 соответственно с выхода регистра 3 и через коммутатор

11 с выхода регистра 4, В конце каждого такта по сигналу на входе 16 устройства старший разряд сформированного блоком 5 произведения с его выхода записывается в регистр 3, младший разряд произведения— в регистр 4, этим же сигналом производится сдвиг информации в регистрах 1 и 4 на один разряд.

В (и+1) — м такте каждого цикла на вход

17 устройства подается сигнал, настраивающий коммутаторы 9, 10, 11 на введение коррекции. При этом на вход множителя блока 5 подается обратный код соответствующего разряда множителя с выхода регистра 2, на вход множимого блока 5 — нулевая информация с входа 20 устройства, на вход первого слагаемого — содержимое регистра

3, представляющее старший разряд суммы частичных произведений, а на вход второго слагаемого нулевая информация с выхода регистра 6.

В конце (и+1) — ro такта каждого цикла по сигналу на входе 16 устройства с выхода младшего разряда блока 5 в регистр 4 запиcblBB8TcsI старший разряд суммы частичных произведений, а также осуществляется сдвиг информации в регистрах 1 и 4. Одновременно с этим на вход 17 устройства подается сигнал, перенастраивающий

50 коммутаторы 9, 10, 11 на прием следующих разрядов множимого и множителя и по заднему фронту этого сигнала производится сдвиг информации в регистре 2, в результате чего на его выходе появляется очередной разряд множителя, Аналогичным образом выполняются все и циклов работы устройства. Следует отметить, что результат умножения сомножителей выводится по одному разряду в каждом первом такте каждого цикла (младшие и разрядов) и в каждом такте n — го цикла (старшие и разрядов) через выход 22 устройства, Старшие и разрядов произведения хранятся также в регистре 4, Отличие в работе устройства при перемножении отрицательных чисел заключается только во введении в (и+1) — м такте каждого цикла коррекции по знакам множимого и множителя, которая определяется информацией на входах 19, 20 и 21 устройства, а также управляющим сигналом на входе

18 устройства.

Пусть множимое Х>0, а множитель 7<0.

Тогда перед началом работы на вход 21 устройства подается сигнал, устанавливающий триггер 8 в "1", а на вход 18 — сигнал, настраивающий коммутатор 13 на передачу разрядов обратного кода множимого с инверсного выхода регистра 1 на вход первого слагаемого сумматора 7. На входах I9 и 20 устройства присутствует нулевая информация, обеспечивающая "нули" на информационном входе коммутатора 10 и на входе второго слагаемого сумматора 7.

В первом цикле работы устройства в регистр 6 записывается дополнительный код множимого, младший разряд которого на (п+1) — м такте первого цикла при перенастройке коммутаторов 9, 10, 11 с выхода регистра 6 через коммутатор 11 подается на вход второго слагаемого блока 5, где суммируется с содержимым регистра 3 для дальнейшего участия в формировании (и+1) — го разряда результата, С выхода младшего разряда блока 5 значение этого разряда записывается в регистр 4.

По окончании (и+1)-го такта первого цикла на вход 18 устройства подается потенциал, настраивающий коммутатор 13 на передачу информации с выхода регистра 6 на вход первого слагаемого сумматора 7, обеспечивая перезапись разрядов дополнительного кода множимого, начиная со второго, снова в регистр 6.

Таким образом, в (и+1) — м такте каждого цикла при перенастройке коммутаторов 9, 10, 11 в блок 5 вводится соответствующий разряд дополнительного кода множимого, а подача в этом же такте на вход 18 устройст1667061 ва управляющего сигнала обеспечивает за- регистра 1, на котором в этот момент присутпрет перезаписи данного разряда коррек- ствует нулевая информация, на вход первого ции в регистр 6, исключая его дальнейшее слагаемого сумматора 7, обеспечивается использование. После выполнения п(п+1) "нуль" в регистре 6. тактов получаем скорректированное произ- 5 В случае перемножения отрицательных ведение множителей. чисел (Х<0 и Y<0) необходимо введение двух

В случае, когда Х<0, à У>0 на (и+1) — м корректирующих поправок, что и произвотакте каждого цикла вводится соответствую- дится в устройстве аналогично рассмотренщий разряд дополнительного кода множите- ным алгоритмам. На вход 20 устройств ля, для чего на вход 20 устройства подается 10 подается кодединицы вданнойсистемесчис, код единицы в данной системе счисления, а ления, на вход 21 сигнал, устанавливающий, на вход 19 — сигнал, разрешающий прохож- триггер 8 перед началом работы устройства в дение "1" с входа 20 устройства на вход "1", на вход 19 сигнал, разрешающий про. второго слагаемого сумматора 7. На вход 21 хождение в первом такте работы устройства устройства подается нулевая информация, а 15 "1" с входа.20 устройства на вход второго, на вход 18 — сигнал, настраивающий комму- слагаемого сумматора 7, на вход 18 сигнал, татар 13 на передачу информации с выхода настраивающий коммутатор 13 на передачу регистра 6 на вход первого слагаемого сум- информации с выхода регистра 1 на вход матора 7. Таким образом, в первом такте первого слагаемого сумматора 7. Таким обработы устройства в первый разряд регист- 20 разом, в первом цикле работы устройства в

) ра 6 запишется код "1". По окончании пер- регистре 6 формируется первый поправочвого такта работы устройства на его вход 19 ный член, проедставляющий проинвертироподается нулевая информация, запрещаю- ванное множимое + "2" в данной системе щая прохождение "1" с входа 20 устройства счисления. Вторым поправочным членом на вход первого слагаемого сумматора 7 и в 25 является проинвертированный множитель. последующих тактах первого цикла работы Как и в описанных случаях работы устройстустройства на выходе суммы сумматора 7 ва, коррекция вводится по одному разряду присутствует нулевая информация. в (n+1)-м такте каждого цикла, причем разВ (и+1) — м такте первого цикла работа ряды первого поправочного члена вводятся устройства при перенастройке коммутатора 30 через вход второго слагаемого блока 5. а

9, 10, 11 на передачу информации с их вто- разряды второго поправочного члена — черых информационных входов, на входы бло- рез вход множителя блока 5 с последующим ка 5 поступает следующая информация: на умножением на "1", поступающую на вход вход множителя обратный код младшего множимогоблока5. разряда множителя с выхода регистра 2, на 35 Следует отметить, что в некоторых слувход множимого "1" с входа 20 устройства, чаях введение коррекции (при Х<0 и У>0, а на вход первого слагаемого содержимое ре- также при Х< 0 и У< О) в результате суммигистра 3, на вход второго слагаемого "1" с рования трех слагаемых в блоке 5 возможно выхода регистра 6. В данном такте в блоке возникновение переноса s старший разряд

5 осуществляется умножение обратного кода 40 ("1" в младшей цифре информации на выхомладшегоразрядамножителя,поступающего де старшего разряда блока 5), который с на его вход множителя, на "1", поступающук выхода блока 5 через коммутатор 12 в конце на его вход множимого, и прибавление "1", (и+1) — го такта записывается в триггер 8 и в поступающей на его вход второго слагаемо- следующем цикле суммируется с соответст-.. го (таким образом, получаетсч младший раз- 45 вующим разрядом первого поправочного ряд дополнительного кода множителя), а члена(в случае Х<0, Y<0) или просто эаписытакже прибавление содержимого регистра вается в регистр 6 для участия в очередном

3, поступающего на вход первого слагаемо- шаге коррекции.

ro блока 5. В устройстве для умножения используСформированный на выходе младшего 50 ется алгоритм умножения чисел в дополниразряда блока 5 (и+1)-й разряд частичного тельном коде с двумя явными коррекциями, произведения с введенной коррекцией за- причем введение коррекции поразрядно в писывается по сигналу на входе 16 устрой- (п+1)-м такте каждого цикла позволяет выства в конце (и+1) — го такта в регистр 4. числять произведение сомножителей пракДальнейшая коррекция заключается во 55 тически с тем же быстродействием, что и введении соответствующих разрядов обрат- известное, расширив при этом его функционого кода множителя на (и+1)-м такте каж- нальные возможности. дого цикла в блок 5, при этом отметим, что Следует особо отметить, что если знаки перенастраивая на данном такте комму- множимого и множителя входят в их стартатор 13 на передачу информации с выхода шие разряды, то знак результата определя1667061

10 ется автоматически двумя старшими двоичными цифрами старшего разряда произведения ("00" означает, что произведение положительное, "11" определяет отрицательное произведение, "01" указывает на то, что произошло 5 положительное переполнение приумножении двух наибольших по модулю отрицательных. чисел, сочетание "10" быть не может).

Если же знаки множимого и множителя не являются частью их старших разрядов, То 10 умножение выполняется аналогично, за исключением того, что знак результата должен быть сформирован отдельно путем сложения по модулю два знаковых разрядов сомножителей. 15

Формула изобретения

Устройство для умножения, содержащее регистры множимого и множителя, буферный регистр, регистр частичных произведений и блок вычисления разрядного значения произ- 20 ведения, вход первого слагаемого которого соединен с выходом буферного регистра, а . выход младшего разряда — с входом первого разряда регистра частичных произведений и выходом устройства, первый управляю- 25 щий вход которого соединен с входом записи буферного регистра и входами сдвига регистров множимого и частичного произведения, второй управляющий вход устройства соединен с входом сдвига регистра 30 множителя, о т л и ч а ю щ е е с я тем, что, с целью расширения функциональных возможностей за счет умножения чисел в дополнительном коде, в него введены пять коммутаторов, регистр задержки, сумматор, 35 триггер, элемент ИЛИ и элемент И, первый вход которого соединен с третьим управляющим входом устройства, первый вход коррекции которого соединен с вторым входом элемента И и первым информационным вхо. 40 дом первого коммутатора, второй информационный вход которого соединен с прямым выходом младшего разряда регистра множимого, инверсный выход младшего разряда которого соединен с первым информационным входом второго коммутатора, второй информационный вход которого соединен с выходом последнего разряда регистра задержки и первым информационным входом третьего коммутатора, второй информационный вход которого соединен с выходом последнего разряда регистра частичных произведений, а выход — с входом второго слагаемого блока вычисления разрядного значения произведения. вход множителя которого соединен с выходом четвертого коммутатора, первый и второй информационные входы которого соединены соответственно с прямым и инверсным выходами регистра множителя, а управляющий вход — с управляющими входами первого и третьего коммутаторов, вторым управляющим входом устройства и управляющим входом пятого коммутатора, первый и второй выходы которого соединены соответственно с информационным входом буферного регистра и первым входом элемента ИЛИ, а информационный вход — с выходом старшего разряда блока вычисления разрядных значений произведения, вход множимого которого соединен с выходом первого коммутатора, четвертый управляющий вход устройства соединен с управляющим входом второго коммутатора, выход которого соединен с входом первого слагаемого сумматора, вход второго слагаемого соединен с выходом элемента И, а выход суммы — с информационным входом регистра задержки, вход сдвига которого соединен с первым управляющим входом устройства и входом записи триггера, выход которого соединен с входом переноса сумматора, выход переноса которого соединен с вторым входом элемента

ИЛИ, третий вход которого соединен с вторым входом коррекции устройства, а выход — с информационным входом триггера.

1667061 л с

0г, С()

Составитель Е. Мурзина

Редактор О, Спесивых Техред М.Моргентал Корректор О. Кравцова

Заказ 2524 Тираж 396 Подписное

ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР

113035, Москва, Ж-35, Раушская наб., 4/5

Производственно-издательский комбинат "Патент", r. Ужгород, ул,Гагарина, 101