Система для программного управления технологическим оборудованием

 

Изобретение относится к вычислительной технике и может быть использовано в АСУТП. Система содержит вычислитель 1, тактовый генератор 2, системный контроллер 3, буфер адреса 4 и элемент ИЛИ 6. С целью упрощения модификации системы введены M программно независимых модулей 5.1 - 5.M, где M - количество технологических объектов. Каждый программно независимый модуль содержит постоянную память, оперативную память, дешифратор адреса памяти, дешифратор устройств ввода-вывода, шинные формирователи ввода-вывода, два триггера, три элемента ИЛИ, два элемента И, два элемента задержки, одновибратор. 3 ил.

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК (я)5 6 05 В 19/18

ГОСУДАРСТВЕННЫЙ КОМИТЕТ

ПО ИЗОБРЕТЕНИЯМ И ОТКРЫТИЯМ

ПРИ ГКНТ СССР

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ (21) 4680467/24 (22) 18.04.89 (46) 30.08.91. Бюл. М 32 (72) С.Ф.Тюрин (53) 621.503.55 (088.8) (56) Микропроцессорное управление технологическим оборудованием микроэлектроники. M.: Радио и связь, 1988, с.96, рис,2.33, с.97 — 101, рис.2.35.

Ратмиров В.А. Управление станками гибких производственных систем, M.: Машиностроение, 1987, с.61 — 65, рис. 2.3.

Коффрон Дж. Технические средства микропроцессорных систем. М.: Мир, 1983,. с.45, рис.2.21, 2,25.

Авторское свидетельство СССР

М 1418653, кл. G 05 В 19/18. 1988.,, БО,, 1674062 Al (54) СИСТЕМА ДЛЯ ПРОГРАММНОГО УПРАВЛЕНИЯ ТЕХНОЛОГИЧЕСКИМ ОБОРУДОВАН IEM (57) Изобретение относится к вычислительной технике и может быть использовано в

АСУТП. Система содержит вычислитель 1, тактовый генератор 2, системный контроллер 3, буфер адреса 4 и элемент ИЛИ 6. С целью упрощения модификации системы введены m программно независимых моду лей 5.1-5.m, где m — количество технологических обьектов. Каждый программно независимый модуль содержит постоянную память, оперативную память, дешифратор адреса памяти, дешифратор устройств ввода-вывода, шинные формирователи вводавывода, два триггера, три элемента ИЛИ, два з е е а И, два элемента задержки, ил. 7 табл.

1 {) /4062

Изобретение относится к вычислительной технике, в частности, к системам поограммного упранления гибки;< производственных модулей АСУ ТП и может быть использонано для быстрой модификации производств в условиях невысокой квалификаЦии персонала.

Цель изобретения — упрощение модицикации системы пользователю с низкой квалификацией.

HG фиг,1 изобра)кена фукциональная схема предлагаемой системы для программного управления технологическим обору.цонанием; на фиг.2- функциональная схема одного из программно-независимых модулей; на фиг,3 — временная диаграмма начального сброса, запуска первого модуля и переда и управления соседнему модулю, Сущность изобретения з;)кл{очается н уп{зощении модификации системы пользователю с низкой квалификацией путем введения дисциплины последовательной циклической работы с г рограммно-независимыми модулями.

Суть новой дисциплины закл{очается, в начальном обнулении всех программно-не=зиисимых модулей; активировзнии первого независимого модуля ПО окончании

cèI3-,ала начального сброса; обработке и{{формации, подключенной к данному активиронанному,модулю и выдаче соотнетстну{ощих управляющих воздействий в соответствии с алгоритмом, закрепленным за данным модулем, Каждый модуль несет программу работы с ним микропроцессора; блокировке модул» по окончанию

{Заботы мик13опроцес "opB c f!11bri, причем FIGслед{3яг{ команда дол)кнз - 3ыть командой загрузки н счетчик команд нулевой информации; установке признака непервого включения модуля и использовании этого признака для работы с данным модулем в

Очередных его в{<л{очениях; передаче управления соседнему модул{о путем его актинирования; актиниронянии первого модуля по окончании работы с последним модулем.

Таким оорззом аппаратно задается циклическая обработка модулей, Система для программного управления технологическими 1роцессами содержит ны {ислитель I, содерх<зщий нь{хоцы адреса

1., гэыходы/входы данных l.2, выходы управления 1,3, тактовые входы первой 1.4 и второй "..5 фаз, вход сброса 1.6, вход готовности 1,!, ныход син:,13,:IèBBöèÿ 1.8, гактоный генератор 2, содержа ций входы 2.1, 2.2 под <п{О1{ения кварцевого рВ. я3натора, вход си:I) .poниэаlции 2,3, так{оные выходы пер ной 2,-1 и яторой 2.5 <)аэ, выход сброса 2.6„ выход готовности 2.7, выход синхронизации

2.8, системный контроллер 3, содержащий выходы/входы данных 3,1, являющиеся шиной данных (0В) системы, выходы управ5 ления 3.2, являющиеся шиной управления системы (СВ); буфер адреса, содержащий выходы 4.1, являющиеся шиной адреса (АВ) системы; программно-независимые модули

5.1-5,m, соцержащие информационные

10 входы (каналы ввода информации) 5.1 — 5.m

1, информационные выходы (каналы вывода информации) 5,1,2-5,m 2, выходы переда° чи управления 5.1.3-5.m.3, входы запуска

5.1.4 5.п1 4, элемент ИЛИ 6, вход сброса 7, 15 вход готовности 8, вход запроса прерывания 9, вход захвата 10, выход ожидания 11, выход разрешения прерывания 12; каждый программно-независимый модуль содержит постоянную память 13, оперативную память

20 14, дешифратор адреса памяти 15, дешифратор устройств ввода/вывода 16, шинные формирователи ввода/вывода 17, первый триггер 18, три элемента ИЛИ программнонезависимого модуля 19, 20, 21, два элемен25 та И 22, 23, дна элемента задержки 24, 25, оцновибратор 26, второй тригер 27.

Первый 2.1 и второй 2.2 входы тактового IBHepaTopa 2 подключены к кварцевому резонатору. Третий и четвертый входы так30 тового генератора 2 являются входами сброса 7 и готовности 8 системы сооТВВТсТВРНН0. Пятый ВхОр 2.3 тактового генератора 2 подключен к выходу синхронизации 1.8 вычислителя 1, Первый 2.4. и

35 второй 2,5 тактовые выходы тактового генератора 2 подключены к первому 1,4. и второму 1,5 тактовым входам вычислителя 1 соответственно. Выходы сброса 2.6 и готовность 2,7 тактового генератора 2 подключе40 ны к входам сброса 1.6 и готовности 1.7 вычислителя 1 соответственно, Выход синхронизации 2.8 актового генератора 2 подключен к н. :оду синхронизации системного контроллера 3. Входы запроса прерывания

45 и захвата вычислителя 1 являются входами запроса прерывания 9 и захвата 10 системы соответственно.

Выходы ожидания и разрешения прерывания вычислителя 1 являются выходами

50 ожидания 11 и разрешения прерывания 12 системы соответственно, Выходы/входы цанных 1,2 вычислителя 1 подключены к входам/выходам системного контроллера

3. Выходы управления 1.3 вычислителя 1

55 г)одключены к входам управления системного контроллера 3. выходы управления которого являю-ся шиной управления 3.2

:истемы, выходы/входь{ которого явля3отся шиной данных 3.1 системы. Адреснь{е выходы 1.1 вычислителя 1 подклю ены:< инфор1674062 мационным входам буфера адреса 4, выходы которого являются шиной адреса 4.1 системы. Инверсный вход разрешения буфера .адреса 4 подключен к разряду выходов управления 1.3 вычислителя 1 "Подтверждение захвата", Адресные входы, входы/выходы данных и входы управления всех программно-независимых модулей 5.15.m подключены к шине адреса 4.1 данных

3.1и управления 3.2 системы соо ветственно. Входы сброса всех программно-независимых модулей 5.1-5,m подключены к выходу сброса 2.6 тактового генератора 2, к которому подключен и первый вход элемента ИЛИ 6. Выход элемента ИЛИ подключен к входу запуска 5.1.4 первого программно-независимого модуля 5.1. Выходы передачи управления 5.1.3-5.m-1.3 каждого программно-независимого модуля

5.1-5.m-1 подключены к входу запуска 5,2,45.m.4 следующего по номеру программнонезависимого модуля 5.1-5.m-1. Выход передачи управления 5лп 3 последнего программно-независимого модуля 5 подключен к второму входу элемента ИЛИ 6.

Информационные входы 5.1.1-5 m.1 и информационные выходы 5,1.2-5 m.2 программно-независимых модулей являются группами информационных входов и выходов системы соответственно.

В каждом программно-независимом модуле 5.1-5 гп адресные входы постоянной

13 и оперативной 14 памяти, дешифратора адреса памяти 15 и дешифратора устройств ввода/вывода 16 подключены к адресным входам 4.1 программно-независимого модуля. Входы/выходы 3.1 данных модуля подключены к выходам/входам оперативной памяти 14, шинных формирователей ввода/вывода 17 и выходам постоянной памяти

13. Первый и второй входы первого элемента ИЛИ программно-независимого модуля

19 подключены к разрядам "Чтение памяти", "Запись в память" входов управления

3.2 модуля соответственно. Выход первого элемента ИЛИ программно-независимого модуля 19 подключен к первому входу первого элемента И 22, второй вход которого подключен к выходу первого триггера 18 и к второму входу второго элемента И 23. Выход первого элемента И 22 подключен к входу выборки кристалла дешифратора адреса памяти 15. Вход разрешения постоянной памяти 13 подключен к разряду "Чтение памяти" входов управления 3.2 программно-независимого модуля, Вход выборки кристаллов блока постоянной памяти 13 подключен к первому выходу 15.1 дешифратора адреса памяти 15, второй выход 15.2 которого подключен к входу выборки кри-,, Группа выходов 16.1 дешифратора устройств ввода/вывода 16 подключена к вхо20, дам выборки кристалла шинных

30

55

10

40 сталла блока оперативной памяти 14, вход записи которой подключен к разряду "3aпись в память" входов управления 3,2 программно-независимого модуля, Третий выход 15,3 дешифратора адреса памяти 15 подключен к входу первого элемента задержки 24. Первый и второй входы второго элемента ИЛИ 20 программно-независимого модуля подкл,очены к разрядам "Ввод иэ устройства ввода", "Вывод в устройство вывода" входов управления 3.2 программнонезависимого модуля. Выход которого элемента ИЛИ 20 программно-независимого модуля подключен к первому входу второго элемента И 23, выход которого подключен к входу выборки кристалла дешифратора устройств ввода/вывода 16. формирователей устройств ввода/вывода

17, входы разрешения которых подключены к разряду "Ввод из устройства ввода" входов управления 3.2 программно-независимого модуля. Второй выход 16.2 дешифратора устройств ввода/вывода 16 подключен к входу установки второго триггера 27. Входы шинных формирователей устройств ввода/вывода 17 являются информационными входами 5.m.1-го программно-независимого модуля 5.!. Выходы шинных формирователей устройств ввода/вывода 17 являются информационными выходами 5.i2i-ro программно-независимого модуля 5,i. Выход второго триггера 27 подключен к входу одного из шинных формирователей ввода/вывода 17.

Выход первого триггера 18 является выходом передачи управления 5.l.3l-го программно-независимого модуля 5.I, вход сброса 2.6 которого подкл.очен к первому входу третьего элемента ИЛИ 2.1 программно-независимого модуля и к входу сброса второго триггера 27; Выход первого элемента задержки 24 подключен к второму входу третьего элемента ИЛИ 21 программно-независимого модуля, выход которого подключен к входу сброса третьего триггера 18, Вход синхронизации первого триггера 18 подключен к выходу одновибратора

26,,вход которого подключен к выходу второго элемента задержки 25, вход которого является входом запуска 5л.4i-ro программно-независимого модуля 5.i. Информационный вход первого триггера 18 подключен через ограничительный резистор к положительной шине источника питания и постоянно активирован.

Вычислитель 1 предназначен для управления шинами системы и решения вычисли1674062 тельных задач в соответствии с программами, хранящимися в модулях 5.1-5. i, Вычислитель I может быть реализован, например, настандартных интегральных микросхемах 580 ИК 80, Соответствие вхо- 5 дов/выходов этой микросхемы и входов/выходов блока 1 может быть описано табл.1;

Тактовый генератор 2 предназначен для синхронизации системы. Он может быть 10 реализован, например, на стандартной интегральной микросхеме 580ГФ24, Соответствие входов/выходов этой микросхемы и выходов/входов блока 2 может быть описано табл.2. 15

Входы 13, 12, 6 микросхемы не задействуются, Системный контроллер 3 предназначен для формирования шины управления 3.2 системы и буферирования шины данных 3.1, 20

Он может быть реализован, например, на стандартной интегральной микросхеме, Соответствие входов/выходов этой микросхемы и входов/выходов блока 3 может быть описано табл.3. 25

Вход 22 микросхемы подключен к отрицательной шине источника питания.

Буфер адреса 4 предназначен для усиления нагрузочной способности шины адреса 4,1 системы и перевода выходов в 30 высокоимпедансное состояние по сигналу

"Подтверждение захвата" выходов управления 1.3 вычислителя 1. Буфер адреса 4 может быть реализован, например, на стандартных инте- ðàëüíûõ микросх,емах 35

58 /А П 1 6.

Соответствие входов/выходов этой микросхемы и входов/выходов блока 4 может быть описано табл.4.

Программно-независимые модули 5.1- 40

5,m предназначены для независимой обработки сигналов на своих информационных входах 5.1.1.-5лп i и выдачи управляющих воздействий на информационные выходы

5.1.2-5.m.2. В каждый момент времени рабо- 45 тает только один модуль. По начальному сбросу модули обнуляются и активируется первый модуль по входу 5.1.4. По окончании обработки информации, соответствующей первому модулю по отрицательному пере- 50 паду импульса на выходе 5.1.3, активируется второй модуль (первый модуль обнуляется) и т.д. Последний модуль вновь активирует первый модуль.

Элемент ИЛИ 6 предназначен для акти- 55 вирования первого модуля сигналом начального сброса, либо сигналом с последнего модуля.

Выход сброса 7 предназначен для приема сигнала начального сброса. Вход готовности 8 предназначен для приема сигнала готовности. Вход 9 — для приема сигнала запроса прерывания, вход 10 — для приема сигнала захвата, выход 11 — для выдачи сигнала ожидания, выход 12 — для выдачи сигнала разрешения прерывания. В каждом из модулей 5,1.-5m постоянная память 13 предназначена для хранения неизменяемой программы и данных, не зависящих от программ и данных, находящихся в блоках

13 других модулей.

Данные из блока постоянной памяти 13 считываются при активировании ее входа выборки кристалла и входа разрешения в соответствии с адресами, выставленными на шине адреса 4.1.

Соответствие входов/выходов этой микросхемы и входов/выходов блока 13 может быть описано следующей табл.5.

Программа в блоке 13 хранится в машинных кодах. Вход 20 микросхемы инвертируется.

Блок оперативной. памяти 14 предназначен для хранения данных только при включенном питании (в отличие от блока 13. который хранит информацию постоянно), а также для организации стэка.

Блок 14 подключается при активировании ее входа выборки кристалла. Если активирован при этом вход записи — происходит запись информации с ее входов/выходов (с шины данных 3,1) в соответствующую выставленному адресу ячейку памяти.

Если же в этом случае вход записи не активирован, то происходит чтение из ячейки памяти и информация считывается на шину данных 3,1 по входам/выходам блока

14, Соответствие входов/выходов этой микросхемы и входов/выходов блока 14 может быть описано следующей табл.6, Вход СЕ (8) микросхемы инвертируется.

Дешифратор адреса памяти 15 предназначен для дешифрации шины адреса 4.1 системы по разрешающему сигналу с выхода элемента И 22.

При подключении блока 13 активируется выход 15. I, при подключении блока 14 активируется выход 15.2. При чтении последней команды, записанной в блоке 13. кроме выхода 15.1, активируется и выход

15.3.

Распределение адресного пространства внутри модуля определяется его назначением по обработке внешних информационных сигналов.

Для согласования с принципиальной схемой оба выхода разрешения этих микросхем обьединяются и инвертируются, ин1674062

10 вертируются и выходы блока 15, входы выборки кристалла блоков 13.14.

Дешифратор устройств ввода/вывода

16 предназначен для дешифрации адресов устройств ввода/вывода, Дешифрируется 5 шина адреса 4,1, если активирован выход элемента И 23.

Группа выходов 16.1. возбуждает входы выборки кристалла соответствующих из шинных формирователей 17. Один из разрядов выходов 16.1 предназначается для адресации триггера 27, имеющего собственный шинный формирователь 17.

Выход 16.2 возбуждается на другом адресе — адресе входа установки триггера 27.

Дешифратор устройств ввода/вывода может быть реализован, например, на стандартных интегральных микросхемах

155ИДЗ, аналогично блоку 15.

Шинные формирователи ввода/вывода

17 предназначены для подключения внешних устройств и увеличения нагрузочной способности шины данных 3.1 системы, Количество блоков 17 — по числу внешних устройств. Один из блоков 17, кроме того, буферирует выход триггера 27 (используется один разряд, подключенный к выходу триггера 27, остальные разряды подключены к отрицательной шине источника питания), подключая его к шине данных 3.1.

Шинные формирователи ввода/вывода

17 могут быть реализованы, например, на стандартных интегральных микросхемах

589АП16 в соответствии с табл.7.

Если активирован вход выборки кристалла и вход .разрешения, то происходит прием информации с соответствующих входов 5.l.1 "Ввод из устройства ввода", Если же активирован только вход выборки кристалла, то происходит выдача информации с шины данных 3.1 на соответствующие выходы 5.1.2 "Вывод в устройство вывода".

Первый триггер 18 предназначен для формирования сигнала блокировки на элементы И 22, 23 (нулевое состояние выхода), если работа модуля запрещена. Триггер 18 устанавливается по стробу, формируемому одновибратором 26 (передним фронтом), так как его информационный вход постоянно активирован — подключен к положительной шине источника питания через ограничительный резистор.

Триггер 18 обнуляется сигналом с выхода элемента ИЛИ 21. По заднему фронту импульса на выходе триггера 18 активируется очередной из модулей 5,1,-5,m. По сигналу начального сброса все триггеры 18 удерживаются в нулевом состоянии, независимо от поступления стробов с выходов одновибраторов 26, кроме триггера в пер25

50 вом модуле, который устанавливается задним фронтом сигнала не с выхода триггера соседнего модуля, а сигнала начального сброса.

Первый элемент ИЛИ 19 программнонезависимого модуля предназначен для управления элементом И 22 в том случае, если на шине управления 3.2 выставлен один из сигналов Чтение памяти", "Запись в память".

Второй элемент ИЛИ 20 программнонезависимого модуля предназначен для управления элементом И 23 в том случае, если на шине управления 3.2 системы выставлен один из сигналов ""Ввод из устройства ввода", "Вывод в устройство вывода".

Третий элемент ИЛИ 21 программно-независимого модуля предназначен для обнуления триггера 18 либо сигналом начального сброса, либо сигналом с выхода элемента задержки 24, Первый элемент И 22 предназначен для управления входом разрешения дешифратором адреса памяти 15 если установлен триггер 18 и активирован выход элемента

ИЛИ 19. Если триггер 18 не установлен, то . чтение и запись s память в данном модуле блокируется.

Второй элемент И 23 предназначен для управления входом разрешения дешифратора устройств ввода/вывода 16 в том случае, если установлен триггер 17 и активирован выход элемента ИЛИ 20. Если триггер 18 не установлен, то ввод и вывод в данном модуле блокируется.

Первый элемент задержки 24 предназначен для задержки сигнала чтения последней ячейки памяти 15.3 на соответствующем выходе дешифратора 15 на время надежного считывания последней команды в вычислитель 1, чтобы триггер 18 обнулился во время внутренних операций вычислителя 1 по обнулению программного счетчика— предварительной операции перед работой с очередным модулем.

Второй элемент задержки 25 предназначен для задержки .импульса начального сброса, задержанного элементом ИЛИ 6, устанавливающего первый триггер 18 в первом модуле 5.1 с тем, чтобы в момент формирования одновибратором 26 импульса на вход обнуления триггера 18 уже перестал воздействовать импульс сброса.

Элементы задержки 24, 25 могут быть реализованы, например, на четном количестве последовательно соединенных инверторов. Одновибратор 26 предназначен для формирования импульса синхронизации для установки триггера 18, Второй триггер

27 предназначен для запоминания факта не

1674062

5

45 первого Включения модуля. Триггер 27 обнуляется сигналом HB lafff:Hofo c5poca. Вычислитель 1 программно- проверяет состояние выхода этого триггера, подключая соответству!Ощий ему на шинных формирователей

17. После первого включения модуля триггер 27 устанавливается при возбуждении

Выхода 16.2 дешифратора 16. Второй тригггер 27 может быть реализован, например, на стандартной интегральной микросхеме

155ТМ2.

Система работает следующим образом.

После Включения питания на вход 7 подается импульс сброса, который с выхода

2.6 тактового генератора 2 поступает на вход 1,6 вычислителя 1 и на входы сброса ,сех модулей 5,1-5.m (фиг,1). В микропроцессоре Обнуляется программный счетчик и инициируется работа управлян)щего автома -a.

Импульс сброса с выхода 2,6 генератора 2 (фиг.2,3) в каждом модуле 5.1-5лп через элемент ИЛИ 21 поступает на вход сброса трипера 18, который обнуляется, если он был установлен, или подтверждается его нулевое состояние, Через элемент ИЛИ 6 (фиг.1) импульс сброса поступает на Вход

5.1.4 ус ановки первого модуля 5.1. Поэтому (фиг,2,3) импульс сброса 2.6, задержанный на элемента задержки 25 поступает на одновиб!затор 26, Задний фронт импульса на

Выходе элемента задержки 25 Возникает в первом модуле 5,1 В тот момент, когда уже закончилось действие импульса сброса на выходе элемента ИЛИ 21. "àòåì срабат»!âàет одновибратор 26, по переднему фронту импульса которого устанавливается триггер 18 В первом модуле 5.1 (18,! на фиг,3).

Выход триггера 18 разблокирует элементы

И 22, 23 (фиг.2), Следует отметить тот факт, что при обнулении триггеров 18 в модулях

5. I.-5.m при переходе триггера 18.I в модуле 5,i (сосед "слева") в модуле 5.! + 1 на

Выхсде элемента "-,àäåðæêè 25,I + 1 может наблюдаться задний фронт импульса обнуле гия триггера 18 (фиг.3). При этом возможно срабатывание Одновибратора 26.! + 1 в этом модуле. Однако, это не приведет к установке триггеоа 18.i+ 1, так как длительность имг!ульса первоначального сброса.6, поступающего через элемент ИЛИ 21

+ I, больше времени задержки импульса с выхода триггера 1G,Iпре,дыдуще,го модуля на элементе 25.I срабатывания одновибратора «i6.!. Триггеры 18 Всех моДулей преД ставля1от собой В-триггеры, информационные входы которых подключе ы черезограничительный резистор к поло:кительной шине источника питания.

Поэтому при действии сигнала сброса триггер 18 не установится по своему синхровходу. На фиг,З показано, что сработал одновибратор 26.! + 1, но так как действует сигнал сброса 21,I + 1, то триггер 18.! + 1 остается обнуленным, Таким образом, после начального сброса триггеры 18 обнулены во всех модулях 5,1-5.m, кроме первого, установленного импульсом сброса через элемент ИГ! И 6 по входу 5,1,4 (фиг.1). К этому времени начинает функционировать управляющий автомат вычислителя 1 под Воздействием тактовых сигналов 1,4, 1,5, формируемых на выходах 2.4, 2,5 тактового

15 генератора 2. Стабильность тактовой частоты обеспечивается кварцевым резонатором, подключенным к входам 2.1, 2.2 генератора 2, Вычислитель генерирует сигналы адреса на выходах 1.1 и управления 1.3, а по выходам/входам данных 1,2 в первом такте каждого машинного цикла выдает слово состояния. При этом на выходе 1.8 формируется сигнал синхронизации, поступающий на вход 2.3 тактового генератора 2, стробируя там и с его выхода 2.8 поступает на вход синхронизации системного контроллера 3, в который записывается слово состояния вычислителя 1, По слову состояния и сигналам управления 1,3 системный контроллер

3 формирует шину управления (СВ) системы. Кроме того, системный контроллер 3 увеличивает нагрузочную способность выХОДОВ/ВХОДОВ 1.2 Вь!числителя 1 и формирует шину данных 3,1 системы.

Буфер адреса 4 увеличивает нагрузочную способность шины адреса и формирует шину адреса 4.1 системы.

Система может быть переведена в режим ожидания путем обнуления входа roтовности 8 системы, при этом обнуляется вход готовности 1,7 вычислителя 1 сигналом с выхода 2,7 генератора 2 и на выходе 11 системы устанавливается сигнал "1", сигнализирующий о переходе системы в режим ожидания, Система может быть переведена в режим прерывания путем подачи сигнала запроса на вход 9, после перехода в режим прерывания, если они не запрещены программно, обнуляется выход 12 разрешения прерывания, Система может быть переведена В режим захвата путем подачи сигнала захвата на вход 10, при этом на выходах управления 1.3 формируется сигнал подтверждения захвата, который переводит выходы 4.1 буфера адреса 4 В состояние высокого импеданса (по его входу разрешения). Также переводятся в состояние высокого импенданса шина управления 3.2 и ши;!a данных 3.1 системы.

1674062

20

30

40

50

Режимы ожидания, прерывания, захвата в предлагаемой системе не рассматриваются и не используются.

Итак, после начального сброса разблокировки элементы И 22, 23 (фиг,2 только в первом модуле 5.1). Поэтому вычислитель 1 начинает считывать программу, начиная с нулевого адреса из блоков памяти модуля

5.1. Чтение постоянной памяти или оперативной памяти происходит следующим образом. При наличии на шине управления 3.2 одного из сигналов "Чтение памяти", "Запись в память" срабатывает элемент ИЛИ. 19 и через элемент И 22 подключает дешифратор 15 к шине адреса 4.1 системы. При чте- 15 нии постоянной памяти 13 активируется выход 15.1 дешифратора 15, при чтении оперативной памяти — выход 15.2 дешифратора

15. Выход 15.1 дешифратора 15 активирует вход выборки кристалла блока 13, вход разрешения которого активируется сигналом

"Чтение памяти" шины управления 3.2. Данные из блока 13 в соответствии с адресом, выставленным на шине адресов, считываются на шину данных 3.1, затем через системный контроллер 3 (фиг.1) на входы/выходы 1.2 вычислителя 1 и в его. внутренние регистры. Начинается выполнение программы первого модуля 5.1. При чтении данных из оперативной памяти 14 ее вход выборки кристалла активируется выходом 15.2 дешифратора 15 (фиг.2). Так как на шине управления 3.2 имеется сигнал

"Чтение памяти", то вход записи блока 14 неактивирован и данные из оперативной памяти 14 в соответствии с адресом, установленным на шине адреса 4.1, поступают на шину данных 3.1 и далее — в вычислитель

1. Естественно, в соответствии с программой, в начале производится запись в блок

14.

При этом активированы его входы записи и выборки кристалла. Данные из вычислителя 1 поступают на входы/выходы блока

14 и записываются в него в соответствующую адресу на шине адреса 4.1 ячейку памяти, Работа с блоками 14, 13 осуществляется в соответствии с программой, записанной в блоке 13 аналогично прототипу. В блоке 14 записываются промежуточные результаты, информация опроса внешних устройств, организуется стэк и т.д.

При необходимости обмена информацией с внешними устройствами на шине управления 3.2 устанавливаются один из сигналов "Ввод из устройства ввода","Вывод в устройство вывода". При этом активируется выход элемента или.20, который через элемент И 23 подключает дешифратор 16 к шине адреса 4.1 (фиг.2), выходы 16 ,1 которого активируют входы выборки кристалла шинных формирователей 17. Входы разрешения формирователей активируются разрядом шину управления "Ввод из устройства ввода", при этом они подключаются к входам 5,m,1 модулей в режиме передачи информации на шину данных 3.1. В том случае: если активирован только вход выборки кристалла блока 17, то передача информации осуществляется с шины данных 3.1 на выходы 5.m2-го модуля

Для идентификации первого включения питания существует триггер 27, обнуляющийся импульсом первоначального сброса с выхода 2.6 тактового генератора 2. Начиная выполнять программу вычислитель 1 опрашивает состояние триггера 27 через один из шинных формирователей 17, выделенных специально для этой цели. При этом активируются его вход выборки кристалла и вход разрешения (входы выборки кристалла остальных из шинных формирователей 17 неактивированы и их выходы/входы находятся в высокоимпедансном состоянии) поэтому состояние триггера 27 вводится в микропроцессор по шине данных 3.1.

Если включение первое, то программно выполняются специальные инициирующие действия по соответствующей ветви программы, а затем устанавливается триггер 27 путем простого активирования выхода 16.1 дешифратора 16 — т.е. информация с шины данных 3.1. не передается на триггер

27, а имеет смысл сам факт обращения к нему по адресу, активирующему выход 16,2 дешифратора 16. При этом шинный формирователь 17, соответствующий триггеру 27, отключен от шины данных, так как адрес, по которому вводится информация из триггера

27, как было описано выше, и адрес, активирующий выход 16.2 дешифратора 16 различные. При следующем включении модуля другим модулем вычислитель 1, опросив состояние триггера 27, обнаружит, что включение не первое, и будет работать по соответствующей второй ветви программы.

Это необходимо, например, для первоначального включения внешних устройств, для записи в оперативную память числа включений модуля и пр.

Таким образом выполняется программа обработки информации со входов 5. t.1 модуля 5,1 (описываем работу первого модуля) с выдачей управляющей информации на выходы 5.1.2 модуля 5.1. Обмен с вычислителя

1 происходит по шинам 4.1, 3.1, 3.2 обычным образом.

1674062

25

35

50

После завершения работы с первым модулем (закончены циклы обработки информации и обслуживания всех внешних устройств, соответствующих первому модулю) выполняется команда загрузки нулевой информации в программный счетчик, записанная в последней ячейке блока 13, Адрес этой последней ячейки дешифрируется дешифратором 15, причем активируется его выход 15,3, Сигнал с выхода 15,3 дешифратора 15 с задер>ккой,.определяемой элементом задержки 24, поступает через элемент

ИЛИ 21 на вход сброса триггера 18, Задержка такова, что вычислитель 1 надежно считывает команду обнуления программного счетчика и во время выполнения его внутренних операций (без обращения к памяти) обнуляется триггер 18 первого модуля 5,1.

Блокируются элементы И 22„23, которые блокируют дешифраторы 15. 16. Выходы блока 13, выходы/входы блоков 14, 17 переводятся в высокоимпедансное состояние и не влияют в дальнейшем на работу вычислителя 1, Задний фронт импульса с выхода григгера 18 поступает с выхода 5.1.3 на вход

5.2.4 второго модуля 5,2 (фиг,1), поэтому на выходе элемента задержки 25 этого модуля (25i + 1 на фиг,3) возникает задний фронт импульса (фиг,2), срабатывает одновибратор 26 модуля 2.2 (26,1+ 1 на фиг.3) и устанавливается триггер 18 этого модуля (18.I +

1 на фиг,3), Все эти события происходят во время выполнения вычислителем 1 своих внутренних операций загрузки в программный счетчик нулевого кода, Таким образом при формировании вычислителем 1 затем нулевого адреса (исполнилась команда загрузки нуля в программный счетчик, находящаяся в первом модуле) произойдет чтение ячейки памяти иэ блока памяти 13, находящегося во втором модуле 5,2. Обработка программы, записанной во втором модуле

5,2 аналогична вышеописанному. Естественно, программы различны. Одинаков также и опрос соответствующего триггера 27 и его дальнейшая установка.

После работы с модулем 5.2 аналогично управление передается третьему модулю— и далее до модуля 5 m, С выхода 5.m,3 m-го модуля через элемент ИЛИ 6 (фиг.1 вновь будет активирован первый модуль 5,1 и далее работа будет протекать аналогично, за исключением того, что в модулях 5.1-5.m после "первого круга" будут установлены триггеры 27. что будет учтено при дальнейшей работе.

Далее система работает аналогично, Циклически обрабатывая информацию с входов 5.1.1 — 5.m.1 и выдавая управляющие воздействия на выходы 5.1,2 — 5.m.2 по независимым программам, записанным в модулях 5.1 — 5.m, Работа системы завершается с выключением питания.

Настройка алгоритмов работы каждого из модулей 5,1 — 5,m в каждом конкретном случае может осуществляться с помощью их информационных входов 5,1,1 — 5.m,1, на части которых пользователь устанавливает аппаратно необходимые логические уровни.

Рассмотрим пример конкретной реализации предлагаемой системы на основе микропроцессора 580ИК80.

Пусть необходимо поддержать температуру l1, i2 t3 в некоторых трех технологических объектах, Кроме того, необходимо поддерживать скорость вращения вала V другого технологического объекта; необходимо отображать некоторые параметры п1, п, п3, п4 не пульте оператора.

Допустим существует стандартный набор программно-независимых модулей, адаптированных к условиям управления данного технологического оборудования, представляющий конструктивно либо платы модулей, либо БИС: модули типа Т(управление температурой), модули типа V (управление скоростью), модули типа П (отображение параметров).

Пользователь приобретает конструктив, содерожащий блоки 1 — 6, предлагаемой системы, а также четыре модуля типа

Т, один модуль типа V и четыре модуля типа

П, Расматриваем частный случай, когда, например, модуль типа П может обрабатывать лишь один параметр, Реально, конечно, такие модули могут обрабатывать и представлять информацию о нескольких параметрах. То же самое можно сказать и о модулях Т, V, Для настройки модулей T, V на поддержание параметров в заданных пределах необходимо на части их информационных входов либо установить код стандартного варианта управления, либо код параметра, что делается аппаратно путем, например, подключения части входов к отрицательной шине источника питания, либо с помощью тумблеров.

Модули типа П просто подключаются к каналам связи с цифровыми датчиками параметров. Информационные входы всех модулей подключаются к цифровым датчикам параметров, информационные выходы модулей Т, Чподключаются к цифровым исполнительным органам, а модулей П вЂ” к индикаторам пульта оператора,, 17

1674062 ю щ а я с я тем, что, с целью упрощения системы введены m программно-независимых модулей, причем адресные выходы подключены к информационным входам буфера адреса, выходы которого являются шиной адреса системы, инверсный вход разрешения буфера адреса подключен к

0 разряду выходов управления вычислителя

"Подтверждение захвата", адресные входы, входы-выходы данных и входы управления всех программно-независимых модулей управления оборудованием подключены к шине адреса, данных и управления системы соответственно, входы сброса всех программно-независимых модулей управления оборудованием подключены к выходу сброса тактового генератора, к которому подключен и первый вход элемента ИЛИ, выход элемента ИЛИ подключен к входу запуска первого программно-независимого модуля управления оборудованием, выходы передачи управления каждого программно-независимого модуля подключены к входу запуска следующего по номеру программно-независимого модуля управления оборудованием, а выход передачи управления последнего программно-независимого модуля управления оборудованием подключен к второму входу элемента ИЛ И, информационные входы и информационные выходы программно-независимых модулей управления оборудованием являются группами информационных входов и выходов и выходов системы соответственно, причем программно-независимый модуль управления оборудованием содержит блок постоянной памяти, блок оперативной памяти, дешифратор адреса памяти, дешифратор устройств ввода-вывода, шинные формирователи ввода-вывода, два триггера, три элемента ИЛИ, два элемента И, два элемента задержки, одновибратор, причем адресные входы блоков постоянной и оперативной памяти, дешифратора адреса памяти и дешифратора устройств ввода-вывода подключены к адресным входам программно-независимого модуля, входы-выходы данных которого подключены к выходам-входам блока оперативной памяти, шинных формирователей ввода-вывода и выходам блока постоянной памяти, первый и второй входы первого элемента

ИЛИ программно-независимого модуля управления оборудованием подключены к разрядам "Чтение памяти", "Запись в память" входов управления модуля соответственно, выход первого элемента ИЛИ программно-независимого модуля подклюМодули также подключаются к шинам конструктива и аппаратно реализуются связи передачи управления.

Параметры, обслуживаемые различными модулями могут пересекаться; напри- 5 мер, параметры температуры t, скорости вращения Ч и параметры, отображаемые на пульте оператора, т.е. информационные входы различных модулей могут быть подключены к одним источникам информации. 1

При необходимости модификации технологического оборудования, например, при расширении производства и введении новых технологических объектов приобретаются новые модули и аналогично подклю- 15 чается к конструктиву, соответственно

"удлинив" цепочку последовательной циКлической передачи управления.

Таким образом, пользователь избавляется от необходимости изменения програм- 20 много обеспечения системы при модификациях оборудования, как это наблюдается в системе — прототипе, и может самостоятельно конструировать технологический процесс из стандартных программ- 25 но-независимых модулей, не имея при этом высокой квалификации.

Формула изобретения

Система для программного управления технологическим оборудованием, содержа- ЗО щая вычислитель, тактовый генератор, системный контроллер, буфер адреса и элемент ИЛИ, причем первый и второй входы тактового генератора подключены к кварцевому резонатору, третий и четвертый 35 входы тактового генератора являются входами сброса и готовности системы соответственно, пятый вход тактового генератора подключен к выходу синхронизации вычислителя, первый и второй тактовые выходы 40 тактового генератора подключены к первому и второму тактовым входам вычислителя соответственно, выходы сброса и готовности тактового генератора подключены к входам сброса и готовности вычислителя 45 соответственно. выход синхронизации тактового генератора подключен к входу синхронизации системного контроллера. входы запроса прерывания и захвата вычислителя являются входами запроса прерывания и 50 захвата системы соответственно, выходы ожидания и разрешения прерывания вычислителя являются выходами ожидания и разрешения прерывания системы соответственно, выходы-входы данных вы- 55 числителя подключены к входам-выходам системного контроллера, выходы управления вычислителя подключены к входам управления системного контроллера, выходы управления которого являются шиной управления системы, выходы-входы которого являются шиной данных системы, о т л и ч а

1674062

20 чен к первому входу первого элемента И, второй вход которого подключен к выходу первого триггера и к второму входу второго элемента И, выход первого элемента И подключен к входу выборки кристалла дешиф- 5 ратора адреса памяти, вход разрешения блока постоянной памяти подключен к разряду "Чтение памяти" входов управления программно-независимого модуля управления оборудованием, вход выборки кри- 10 сталла блока постоянной памяти подключен . к первому выходу дешифратора адреса памяти, второй выход которого подключен к входу выборки кристалла блока оперативной памяти, вход записи подключен к раз- 15 ряду "Запись в память" входов управления программно-Независимого модуля управления оборудованием, третий выход дешифратора адреса памяти подключен к входу первого элемента задержки, первый и вто- 20 рой входы второго элемента ИЛИ программно-независимого модуля управления оборудованием подключены к разрядам

"Ввод из устройства ввода", "Вывод в устройство вывода" входов управления про- 25 граммно-независимого модуля управления оборудованием, выход второго элемента ИЛИ программно-независимого модуля управления оборудованием подключен к первому входу второго эле- 30 мента И, выход которого подключен к входу выборки кристалла дешифратора устройств ввода-вывода, группа выходов дешифратора устройств ввода-вывода подключена к входам выборки кристалла 35 шинных формирователей устройств вводавывода, входы разрешения которых подключены к разряду "Ввод из устройства ввода" входов управления программно-независимого модуля управления оборудованием, второй выход дешифратора устройств ввода-вывода подключен к входу установки второго триггера, входы шинных формирователей устройств ввода-вывода являются информационными входами программно-независимого модуля, выходы шинных формирователей устройств вводавывода являются информационными выходами программно-независимого модуля управления оборудованием, выход второго триггера подключен к входу шинного формирователя ввода-вывода, выход первого триггера является выходом передачи управления программно-независимого модуля управления оборудованием, вход сброса которого подключен к первому входу третьего элемента ИЛ И программно-независимого модуля управления оборудованием и к входу сброса второго триггера, выход первого элемента задержки подключен к второму входу третьего элемента ИЛИ программнонеэависимого модуля управления оборудованием, выход которого подключен к входу сброса первого триггера, вход синхронизации nepeoro триггера подключен к выходу одновибратора, вход которого подключен к выходу второго элемента задержки, вход которого является входом запуска программно-независимого модуля управления оборудованием, информационный вход первого триггера подключен через ограничительный резистор к положительной шине источника питания и постоянно активирован.

22

1674062

Таблица 1

Таблнца2

ТаблицаЗ

Та бл и ца4

Е

18, Входы / выходы блоков 13

Входы / выходы микросхемы

556РТ5

1674062

Таблица5

Таб лица6

Таблица7

1б74062

Составитель С. Зубков

Техред M.Moðãåíòàë Корректор В. Гирняк

Редактор M. Товтин

Производственно-издательский комбинат "Патент", г. Ужгород, ул, Гагарина, 101

Заказ 2920 Тираж 455 Подписное

ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР

113035, Москва, Ж-35, Раушская наб., 4/5