Устройство для сопряжения вычислительной машины с аппаратурой передачи данных

 

Изобретение относится к автоматике и вычислительной технике и может быть использовано при построении систем передачи данных. Целью изобретения является повышение достоверности работы устройства . Устройство содержит шесть элементов И, три блока сравнения, две группы элементов И, регистр выдачи, регистр режима, регистр приема, два элемента задержки, блок памяти,два счетчика, параллельно-последовательный преобразователь, три формирователя имп/льсов, узел формирования готовностей, последовательно-параллельный преобразователь, четыре коммутатора и блок индикации. Изобретение позволяет осуществлять контроль выходных информационных цепей путем возвращения этой информации в устройство и сравнения с передаваемыми сигналами. Кроме того, устройство можно подключить параллельно аналогичному устройству и контролировать его работу путем сравнения сигналов, формируемых контролируемым и контролирующим устройствами.6 ил. Л |«-тг,-, |С

СОЮЗ СОВЕТСКИХ

СОЦИ ЯЛ ИСТИЧ Е С К ИХ

РЕСПУБЛИК (лПю G 06 F 13/00

ГОСУДАРСТВЕННЫЙ КОМИТЕТ

ПО ИЗОБРЕТЕНИЯМ И ОТКРЫТИЯМ

ПРИ ГКНТ СССР

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

,Л

) „ (21) 4667622 /24 (22) 30,03.89 (46) 23.09.91 Бюл М35 (72) А.А. Бельдинов, И,Е. Иваныкин, В.Н.

Гречнев и А,Л. Немудрякин (53) 681.325(088.8), (56) Авторское свидетельство СССР

ЬЬ 1490677, кл. G 06 F 13/00, 1988. .Авторское свидетельство СССР

М 1541622, кл. G 06 F 13/00, 1988. (54) УСТРОЙСТВО ДЛЯ СОПРЯЖЕНИЯ ВЫЧИСЛИТЕЛЬНОЙ МАШИНЫ С АППАРАТУРОЙ ПЕРЕДАЧИ ДАННЫХ (57) Изобретение относится к автоматике и вычислительной технике и может быть использовано при построении систем передачи данных. Целью изобретения является повышение достоверности работы устройИзобретение относится к автоматике и вычислительной технике и может быть использовано при построении систем передачи данных, Целью изобретения является повышение достоверности работы устройства.

На фиг. 1 приведена функциональная схема предлагаемого устройства (а — вход записи устройства; б — вход задания номера регистра устройства; в — вход установки режима устройства; г — группа информационных входов-выходов устройства; д — группа входов-выходов задания номера бита устройства; е — адресный вход; ж — вход считывания устройства; з — вход разрешения считывания устройства; и- первый синхровход; к — информационный выход устройства; л — второй синхровход; м — группа входов информации выдачи; н — группа входов тактов выдачи; о — группа входов тактов при„„Я „„1679492 А1 ства. Устройство содержит шесть элементов

И, три блока сравнения, две группы элементов И, регистр выдачи, регистр режима, регистр приема, два элемента задержки, блок памяти, двэ счетчика, параллельно-последовательный преобразователь, три формирователя имг/льсов, узел формирования готовностей, последовательно-параллельный преобразователь, четыре коммутатора и блок индикации, Изобретение позволяет осуществлять контроль выходных информационных цепей путем возвращения этой информации в устройство и сравнения с передаваемыми сигналами. Кроме того, устройство можно подключить параллельно аналогичному устройству и контролировать

его. работу путем сравнения сигналов, формируемых контролируемым и контролирующим устройствами. б ил. ема; и — группа входов информации приема); на фиг. 2 — схема последовательно-параллельного преобразователя (а. — группа входов-выходов задания номера бита; б— первый синхровход; в — информационный выход устройства); на фиг. 3 — схема последовательно-параллельного преобразователя (а — группа входов-выходов задания номера бита; б — первый синхровход): на фиг, 4 — схема узла формирования готовностей (а — вход считывания устройства; б— второй синхровход); на фиг. 5 — схема формирователя 23 (24) импульсов (а — первый синхровход; б — второй синхровход); на фиг. б — схема объединения устройств в комплекс;! — устройство 1; II — устройство 2; III— устройство N; К вЂ” дешифратор (а — вход записи устройства; б — вход задания номера регистра устройства; в — вход разрешения считывания устройства; г — группа информа1679492 ционных входов-выходов устройства; д— вход считывания устройства; е — адресный вход; ж — вход установки режима устройства

1; з — первый синхровход; и — второй синхровход; к — вход установки режима устройства 2; л — группа входа-выхода номера бита; м — вход установки режима устройства

Й; н — информационный выход устройства

1; о — вход тактов выдачи 1; ra — вход тактов приема 1; р — вход информации приема 1; с — информационный выход устройства 2; т— входтактов выдачи 2; у — вход тактов приема

2, ф — вход информации приема 2; х — информационный выход устройства N; ц — вход тактов выдачи N; ч — вход тактов приема N; (ш — вход информации приема N).

Устройство (фиг. 1) содержит первый элемент И 1, третий элемент И 2, третий блок 3 сравнения, второй элемент И 4, четвертый элемент И 5, вторую и первую группы элементов И 6 и 7, регистры выдачи 8, режима 9, приема 10, второй элемент 11 задержки, блок 12 памяти, второй 13 и первый 14 счетчики, первый блок 15 сравнения, параллельно-последовательный преобразователь 16, третий формирователь 17 импульсов, узел 18 формирования готовностей, шестой элемент И 19, последовател ьно-параллел ьный и реобразовател ь

20, первый элемент 21 задержки, второй блок 22 сравнения, первый формирователь

23 импульсов, второй формирователь 24 импульсов, пятый элемент И 25, четвертый коммутатор 26, первый 27, второй 28 и третий 29 коммутаторы, блок 30 индикации.

Параллельно-последовательный преобразователь 16 (фиг, 2) содержит элемент 31 задержки, элемент И 32,. схему 33 сравнения, сдвигающий регистр 34, элемент И 35, элемент ИЛИ 36, дешифратор 37 и счетчик

38, Последовательно-параллельный преобразователь 20 (фиг, 3) содержит элемент 39 задержки, элемент И 40, схему 41 сравнения, сдвигающий регистр 42, элемент И 43, счетчик 44 и элемент 45 задержки.

Узел 18 формирования готовностей (фиг. 4) содержит триггеры 46-48, элемент

И-НЕ 49, триггеры 50, 51 и элементы И-НЕ

52, 53, Формирователи 23 и 24 (фиг, 5) содержат элементы НЕ (инверторы) 54 и 55, триггеры 56-59, элементы И 60-62.

Параллельно-последовательный преобразователь 16 предназначен для преобразования информации, записанной в регистре 8 выдачи в параллельном коде, в последовательный код для выдачи на информационный выход.

Последовательно-параллельный преобразователь 20 предназначен для преобразования информации, поступающей с коммутатора 29 в последовательном коде, в параллельный код с последующей записью в регистр 10 приема.

Узел 18 формирования готовностей предназначен для формирования готовностей выдачи и приема. Готовности формируются по первому и второму информационным входам.

Формирователи 23, 24 предназначены для дифференцирования переднего и за5

10 днего фронтов тактовых частот, поступаю15 щих с коммутаторов 27, 28. Формирователь

23 дифференцирует передний и задний фронты тактовой частоты, формирователь

24 — только задний фронт, Устройство работает следующим образом.

Перед началом работы в регистр 9 режима заносится код, определяющий дальнейший порядок работы устройства.

Старший разряд регистра 9 определяет режим работы устройства — основной режим или режим контроля. В режиме контроля устройствотолько принимаеттактовыеиинформационные сигналы от аппаратуры пе25 редачи данных (АПД), но ничего не передает по группе информационных входов-выходов устройства, что достигается подачей ну30 левого сигнала на вход элемента И 4 с выхода старшего разряда регистра 9 режима.

Для записи управляющего кода в регистр 9 необходимый код подается на группу информационных входов-выходов устройства, При этом должен быть подан

40 единичный сигнал на входы записи и установки режима устройства и нулевой сигнал — на вход задания номера регистра устройства, В этом случае формируется единичный сигнал на выходе элемента И 2, который мационных входов-выходов устройства.

В основном режиме в регистре 9 содержатся две единицы: в старшем разряде и в

55 разряде, обозначающем в позиционном коде номер данного устройства.

В блоке 12 памяти по адресам, старшие разряды которого, определяемые разрядными выходами регистра 9, имеют только одну единицу, содержится двоичный код, соответствующий двоичному представле-. нию номера устройства. Информационный выход блока 12 памяти подключается к управляющим входам коммутаторов 26-29, разрешая прохождение в устройство информационных и тактовых сигналов от ком45 поступает на тактовый вход регистра 9 и записывает информацию с группы инфор1679492

25

40

50

55 плекта АПД, обслуживаемого данным устройством, Информация, предназначенная для передачи в АПД (один или несколько байтов), поступает по группе информационных входов-выходов устройства и зап исы ва ется в регистр 8 выдачи по сигналу с выхода элемента И 1. Для этого на входы элемента И 1 поступают единичные сигналы с входов записи и задания номера регистра устройства. Для разрешения записи необходим единичный сигнал с выхода блока 3, где происходит сравнение номера устройства, которому предназначена информация, поступающего на адресный вход устройства, с собственным номером устройства, формируемым на выходе блока 12 памяти. Чтобы не испортить предыдущую информацию, которая может быть еще не передана в АПД, элемент И 1 управляется сигналом с одного из выходов узла 18 формирования готовностей, соответствующим считыванию информации с регистра 8, поступающей на информационный вход параллельно-последовательного преобразователя 16. Выдачей информации иэ преобразователя 16 управляет сигнал такта выдачи соответствующей

АПД, который проходит через коммутатор.

27, дифференцируется формирователем 23 импульсов и поступает на тактовый вход преобразователя 16. С информационного выхода преобразователя 16 сигналы поступают на информационный выход устройства и далее на вход АПД.

По окончании выдачи очередной порции информации преобразователь 16 формирует сигнал на выходе конца преобразования, который поступает на вход узла 18 формирования готовностей, и осуществляет прием очередной порции информации из регистра 8 выдачи.

Информация приема от соответствующего комплекта АПД через коммутатор 29 поступает на информационный вход последовательно-параллельного преобразователя 20; работа последнего управляется тактами приема того же комплекта АПД, поступающими через коммутатор 28 на вход формирователя 24 импульсов, с выхода которого сигнал поступает на тактовый вход преобразователя 20.

Ilo окончании накопления группы информации преобразователь 20 формирует сигнал на выходе конца преобразования, который поступает на вход узла 18 и, кроме того, записывается на регистр 10 приема кода с информационного выхода преобразователя 20. После этого преобразователь

20 начинает накапливать очередную порцию информации.

Считывание из устройства накопленной информации (с регистра 10) j и сигналов готовности узла 18 осуществляется с помощью элементов И 6. Это происходит по сигналу, поступающему на вход считывания устройства, который через элемент И 4 опрашивает элементы И 6. Сигнал с выхода элемента И 4 опрашивает и элементы И 7 для передачи на группу входов-выходов задания номера бита устройства кодов с выходов номера обрабатываемого бита преобразователей 16, 20.

Синхронизация работы преобразователей 16, 20, формирователей 23, 24 импульсов и узла 18осуществляется двумя сериями синхроимпульсов, сдвинутыми одна относительно другой на половину периода следования.

B основном режиме осуществляется контроль входных и выходных цепей устройства.

Сигнал с информационного выхода устройства за пределами устройства передается на соответствующий информационный вход коммутатора 26. С выхода коммутатора 26 этот сигнал поступает на один из информационных входов блока 22, где сравнивается с сигналом информационного выхода преобразователя 16, Сигнал с выхода блока 22 сравнения стробируется на элементе И 25 сигналом с выхода формирователя 23 импульсов, и при несравнении записывается в блок 30 индикации номер устройства, поступающий с выхода блока 12 памяти.

Блок 15 сравнения осуществляет сравнение кода с выхода регистра 10 приема с кодом, поступающим с информационной группы входов-выходов устройства. В момент прохождения сигнала с входа разрешения считывания устройства через элемент И 5 на информационной группе входов-выходов устройства оказывается код, считанный с собственного же регистра

10 приема. Поэтому при отсутствии неисправностей в элементах И 7 на выходе блока

15 сравнения будет нулевой сигнал. Выход блока 15 сравнения стробируется сигналом с выхода элемента И 5 и первым синхроимпульсом, При наличии несравнения сигнал с выхода элемента И 19 записывает в блок 30 индикации номер устройства с выхода блока 12 памяти.

При объединении нескольких устройств в комплекс, как это показано на фиг, 6, появляется возможность контролировать с по-, мощью одного из устройств работу соседних аналогичных устройств. Для этого информационные и тактовые выходы и информационные входы комплектов АПД подключаются ко всем устройствам комплекса

1679492 тактовых и информационных сигналов от всех комплектов АПД.

Устройство, на которое возлагаются функции проверки других устройств, переводится в режим контроля. Для этого стар- 5 ший разряд регистра 9 устанавливается в нулевое состояние, единичное состояние других разрядов регистра 9 указывает номера устройств комплекса, которые должны контролироваться данным устройством, 10 (Разряд регистра 9, соответствующий номеру контролирующего устройства, непременно должен находиться в нулевом состоянии).

Одно устройство может контролировать 15 несколько устройств. Номер контролируемого устройства определяется содержимым регистра 9 и счетчика 13. Коду i на выходе счетчика 13 (О < i < N-1), где N — общее число устройств в комплексе) соответствует на вы- 20 ходе блока 12 памяти код j-й единицы, содержащейся в регистре 9 (1 < j < k), где k— число единиц в регистре 9). При i>j выражение для j выбирается из условия j=(i)mod k.

Это означает, что при малом значении k 25 одно устройство может контролироваться при разных значениях 1, отстоящих друг от друга на величину k.

Контроль работы какого-либо устройства осуществляется путем параллельной об- 30 работки информации и сравнения результатов контролируемого и контролирующего устройств.

Время контроля определяется счетчиком 14. В исходном состоянии оба счетчика 35

13 и 14 устанавливаются s нулевое состояние (сигнал начальной установки на фиг, 1 не показан). Подсчет времени контроля ведется по продифференцированным тактовым импульсам контролируемого 40 устройства, поступающим через коммута- . тор 27 и формирователь 23 импульсов.. При нулевом коде на выходе счетчика 13 на выходе блока 12 памяти выбирается код, сооТветствующий первому контролируемому 45 устройству, заявка на контроль которого содержится в регистре 9 (счет начинается с младших разрядов), Устройство теперь как бы имеет номер (адрес) контролируемого устройства, и об- 50 ращение (запись и считывание) происходит сразу к двум устройствам. Различие состоит в том, что старший разряд регистра 9 запрещает прохождение сигналов через элементы И 6 и 7 в контролирующем устройстве, 55 так что на группе информационных входоввыходов устройства появляются коды, считанные с регистра 10 контролируемого .устройства.

Таким образом, в режиме контроля блок

22 сравнения осуществляет сравнение сигнала на информационном выходе преобразователя 16 и информации выдачи, поступающей через коммутатор 26 с выхода контролируемого устройства, При несравнении этих сигналов на блок 30 индикации записывается номер контролируемого устройства.

На преобразователь 20 поступает информация и такты приема те же, что и на контролируемое устройство. Таким образом, устройство дублирует преобразование контролируемого устройства и осуществляется сравнение блоком 15 содержимого регистра 10 контролирующего устройства с содержимым регистра 10 контролируемого устройства, поступающим по группе информационных входов-выходов устройства.

При несравнении номер контролируемого устройства заносится в блок 30 индикации.

Продолжительность контроля определяется счетчиком 14. По окончании времении контроля импульс перепдлнения счетчика 14 через элемент 11 задержки добавляет единицу к содержимому счетчика

13, На выходе блока 12 памяти появляется код, соответствующий номеру устройства, заданного второй по порядку единицей регистра 9 режима. Одновременно сигнал переполнения счетчика 14 запускает формирователь 17 импульсов, который запирает элементы И 19, 25. В преобразователях 16, 20 контролирующего устройства происходит подфазирование с целью согласовать время появления сигналов конца преобразования на выходах преобразователей контролируемого и контролирующего устройств. Длительность импульса на выходе формирователя 17 подбирается исходя из продолжительности подфазирования преобразователей 16 и 20.

По окончании импульса на выходе формирователя 17 начинается контроль работы очередного устройства.

Таким образом, при дальнейшем изменении кода на счетчике 13 подключаются на контроль новые устройства.

Формула изобретения

Устройство для сопряжения вычислительной машины с аппаратурой передачи данных, содержащее шесть элементов И, регистр выдачи, регистр приема, регистр режима, первый счетчик, первый блок сравнения, четыре коммутатора, два элемента задержки, два формирователя импульсов, последовательно-параллельный преобразователь, параллельно-последовательный преобразователь и узел формирования готовностей, причем первый вход первого эле1679492

5

55 мента И является входом записи устройства для подключения к управляющей шине

ЭВМ, выход первого элемента И соединен с тактовым входом регистра выдачи, информационные входы регистра выдачи и регистра режима подключены к группе информационных входов устройства для подключения к шине данных ЭВМ. первый вход второго элемента И является входом считывания устройства для подключения к управляющей шине ЭВМ, выход регистра приема соединен с первым информационным входом первого блока сравнения, первый выход первого и выход второго формирователей импульсов соединены соответственно с тактовыми входами параллельноо-последовательного и последовательно-параллельного преобразователей, выходы первого и второго коммутаторов соответственно соединены с разрешающими входами первого и второго формирователей импульсов, выход третьего коммутатора соединен с информационным входом последовательно-параллельного преобразователя, выходы конца преобразования параллельно-последовательного и последовательно-па раллел ьного и реобразователей соединены соответственно с первым и вторым информационными входами узла формирования готовностей, о т л и ч аю щ.е е с я тем, что, с целью повышения достоверности работы устройства, в него введены второй и третий блоки сравнения, третий формирователь импульсов, второй счетчик, блок индикации, блок памяти и две группы элементов И, причем второй вход первого элемента И соединен с инверсным входом третьего элемента И и является входом задания номера регистра устройства,. первый и второй прямые входы третьего элемента И подключены соответственно к входу записи и входу установки режима устройства для подключения к управляющей шине ЭВМ, выход четвертого элемента И соединен с входами изменения номера бита параллельно-последовательного и последовательно-параллельного преобразователей, синхровходы которых соединены с первым синхровходом устройства для подключения к первому синхровыходу ЭВМ, входы задания номера бита соединены с группой входов-выходов задания номера бита устройства для подключения к управляющей шине ЭВМ и выходами элементов

И первой группы, выходы пятого и шестого элементов И соединены соответственно с входами записи и тактов блока индикации, информационным входом подключенного к выходу блока памяти и управляющим входам четырех коммутаторов, группы инфор15

50 мационных входов первого, второго и третьего коммутаторов являются соответственно группами входов тактов выдачи, тактов приема и группой входов информации приема устройства для подключения к аппаратуре передачи данных, группа информационных входов четвертого коммутатора является группой контрольной информации. входов устройства, первый вход пятого элемента И соединен с выходом второго блока сравнения, первый и второй информационные входы которого подключены соответственно к информационным выходам параллельнопоследовэтельного преобразователя и выходу четвертого коммутатора, выход первого счетчика соединеч через третий формирователь импульсов с вторым входом пятого элемента И, третьим входом подключенного к второму выходу первого формирователя импульсов, первый и второй синхровходы которого соединены соответственно с первым и вторым синхровходами устройства для подключения к синхровходам ЭВМ и первым и вторым синхровходэм второго формирователя импульсов, синхровход и вход разрешения считывания узла формирователя готовностей соединены соответственно с вторым синхровходом устройства и входом считывания устройства для подключения к управляющей шине

ЭВМ, выход регистра приема, первый и второй выходы узла формирования готовностей соединены с первыми входами соответствующих элементов И второй группы, информационный выход параллельнопоследовател ь ного преобразователя является информационным выходом устройства для подключения х аппаратуре передачи данных, выходы элементов И второй группы подключены к группе информационных выходов устройства для подключения к шинеданных ЭВМ и второмуинформационному входу первого блока сравнения, выходом соединенного с первым входом шестого элемента И, второй, третий и четвертый входы которого подключены соответственно к выходам третьего формирователя импульсов, четвертого элемента И и первого элемента задержки, вход которого подключен к первому синхровходу устройства, выход третьего элемента И соединен с тактовым входом регистра режима, группа выходов.которого и группа выходов второго счетчика подключены к группе адресных входов блока памяти, выходом соединенного с первым информационным входом третьего блока сравнения, второй информационный вход которого является адресным входом устройства для подключения к адресной шине

ЭВМ. а выход соединен с третьим входом

1679492

22 25 ЗО

12 т к

28

19 17

2 И

28

z О

29

Фиг.? первого элемента И, четвертый вход которого подключен к второму выходу узла формирования готовностей, первые входы соответствующих элементов И первой группы соединены с выходами номера обрабатываемого бита параллельно-последовательного и последовательно-параллельного преобразователей, вторые входы элементов

И первой и второй rpynn подключены к выходу второго элемента И, второй и третий входы которого соединены соответственно с выходом третьего блока сравнения и выходом старшего разряда регистра режима, первый и второй входы четвертого элемента

И соединены соответственно с выходом третьего блока сравнения и входом разрешения считывания устройства для подключения к управляющей шине ЗВМ, тактовый и информационный входы регистра приема подключены соответственно к выходу конца

5 преобразования и информационному выходу последовательно-параллельного, преобразователя, выход первого элемента И соединен с входом запрета считывания узла формирования готовностей, первый выход

10 первого формирователя импульсов соединен со счетным входом первого счетчика, выход которого подключен через второй элемент задержки к счетному входу второго счетчика, выход регистра выдачи соединен

15 с информационным входом параллельнопоследовательного преобразователя.

3 679492

Фиа 5

1679492

0 б

5 г

8 е

U

Составитель В, Вертлиб

Редактор Г. Бельская Техред М,Моргентал Корректор 0. Ципле

Заказ 3215 Тираж 379 Подписное

ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР

113035, Москва, Ж-35, Раушская наб„4/5

Производственно-издательский комбинат "Патент", r. Ужгород, ул.Гагарина, 101