Кодер телевизионного сигнала

 

Изобретение относится v вычислительной технике и технике связи. Его использование в цифровых телевизионных системах со сжатием видеоданных позволяет повысить точность кодирования Кодер содержит блок 1 временных задержек, блоки 2-5 ело женил, блоки 7-10 вычитания, скнхрогенератор 12, источники 13. 14 постоянного кода, коммутаторы 18, 19, блоки 22 23 сравнения кодов, блоки 27-30 деления и прео разователь 31 параллельного кода в последовательный. Благодаря введению блока 6 сложения, блока 11 вычитания, источников 15-17 постоянного кода, коммута торов 20 21, блока 24 сравнения кодов и блоков 25, 26 преобразователей кодов в кодере обеспечивается двукратное сжатие потока видеоданных с уменьшением интервала ошибочного декодирования для крайних элементов кодируемых групп 2 ил

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК

ГОСУДАРСТВЕННЫЙ КОМИТЕТ

ПО ИЗОБРЕТЕНИЯМ И ОТКРЫТИЯМ

ПРИ ГКНТ СССР

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ вЂ” 1 (21) 4491351/24 (22) 10.10,88 (46) 30.09.91, Бюл. № 36 (72) С.А.Куликов и Н.Л.Семенов (53) 621.394.5:681.325 (088.8) (56) Техника средств связи,Сер. Техника телевидения, 1980, ¹ 6, с. 61-69

Авторское свидетельство СССР № 1559412, кл, Н 03 M 7/30, 11.04.88.

Авторское свидетельство СССР № 1594706, кл. Н 03 M 7/30, 19.09.88, (54) КОДЕР ТЕЛЕВИЗИОННОГО СИГНАЛА (57) Изобретение относится к вычислительной технике и технике связи. Его использование в цифровых телевизионных системах со сжатием видеоданных позволяет повы(я)з Н 03 M 3/04, 7/30, Н 04 М 7/12 сить точность кодирования, Кодер содержит блок 1 временных задержек, блоки 2-5 сложенил, блоки 7-10 вычитания, синхрогенератор 12, источники 13, 14 постоянного кода, коммутаторы 18, 19, блоки 22, 23 сравнения кодов, блоки 27-30 деления и преоб-разователь 31 параллельного кода в последовательный. Благодаря введению блока 6 сложения, блока 11 вычитания, источииков 15-17 постоянного кода, коммутаторов 20, 21, блока 24 сравнения кодов и блоков 25, 26 преобразователей кодов в кодере обеспечивается двукратное сжатие потока видеоданных с уменьшением интервала ошибочного декодирования для крайних элементов кодируемых групп. 2 ил.

1681385

10

20 (3) (4) Изобретение относится к вычислительной технике и технике связи и может быть использовано в цифровых телевизионных системах со сжатием видеоданных.

Цель изобретения — повышение точности кодирования, На фиг. 1 приведена блок-схема кодера; на фиг. 2 — графики зависимости границ изменения коэффициентов bl(I - 1,3) от коэффициента Ьо, Кодер содержит блок 1 временных задержек, первый-пятый блоки 2-6 сложения, первый — пятый блоки 7-11 вычитания, синхрогенератор 12, первый-пятый источники

13-17 постоянного кода, первый — четвертый коммутаторы 18-21, первый — третий блоки 22-24 сравнения кодов, первый и второй блоки 25, 26 преобразователей кодов, первый — четвертый блоки 27-30 деления, преобразователь 31 параллельного кода в последовательный.

Рассматриваемый кодер реализует быстрое ортогональное преобразование четырех кодируемых элементов a((! = 0,3) строки изображения; Это преобразование является несимметричным

Ьо =- 1,5ао + 0,5а1+0,5аг + 1,5аз;

b1 = ао — a1+ аг — аэ;

Ь2 = во+ а1 аг аз; (1)

Ьз = 0,5ао — 1,5а1 — 1,5az — 0,5аз.

Поскольку для элементов трансформантЫ Ьо И ЬЗ ВЕСа al (! = 0 5) раЗЛИЧНЫ, тО матрица преобразования является несимметричной.

На приемной стороне элемента а! декодируемой группы восстанавливаются по правилу; (о = О,ЗЬо + 0,2. )Ь1 + 0,25Ьг + 0,1 Ьз

Й = 0.1Ьо — 0,25Ь1+ 0„25(рг — О,ЗЬз аг =- 0,1Ъ + 0,25Ь1 — 0,2562 — О,ЗЬз (2) аз = 0,3Ьо — 0,25Ь! — 0,28b2+ 0,1Ьз, где Ь! (I = 0,3) — элементы трансформанты после огрубления.

В кодере осуществляется грубое равномерное квантование bl (! = 1,3) на инте! валах с переменными значениями границ. Эти значения определяются величиной Ьо для каждой кодируемой группы:

Р Ь, пр 0 Ь, . . l "27 (5. Il

11010»7Ü„прп 127» („» 51о (5.2! н 11 4 и" " 550-0 а", Ь, пРи 5lO» Ьп Q 892 (55!, 2040 ".Ьс прп В92» Ь с (020 (5.4) (0 555 3 Ь прп О с b » 765 (4.11

".55п -ВЬ„рп рб5 с h с В50 (4Л!

1п 1 - В Ь „г р и О .- Ь, i- 2"- 5 "-(4. Ы

Я5(» 0,55 5 Ь прп 255 .- b с 1020 (4 11

I bl I (5) ! bimax

Затем двухразрядному коду<Ь! > приписывается разряд-знак bl . Полученный таким образом трехразрядный код передается в канал, т.е, передается не bl, а . В декодере определяется модуль bl ! и(!=<Ь(> !max

Ib

<.b() т,е. в декодере по принятому Ьо также опредЕЛяЕтСя blmsx I, ЗНаК blmax ПрИПИСЫ,Л, вается Ь!.

Сущность отличий рассматриваемого кодера заключается в использовании несимметричного базиса разложения. Целью перехода от симметричного преобразования к несимметричному является уменьшение интервала ошибочного декодирования крайних элементов кодируемых групп, т.е. элементов ао и аз, Если через (а, à1аг аз)(a"о а 1 а г аз ) обозначить две соседние кодируемые группы, то переход между аз и ао больший, чем между аз и а, приведет к появлению заметной границы между этими группами. Одним из возможных методов уменьшения заметности этой границы является уменьшение интервала ошибочного декодирования а, и аз.

Этот интервал может быть уменьшен путем увеличения бит на кодирование Ь! (i = 1.3), при этом интервал уменьшится для каждого декодируемого элемента а!. Однако это приводит к увеличению цифрового потока видеоданных. Другой путь — уменьшить интервал только для крайних элементов путем увеличения этого интервала для элементов а! и аг с сохранением степени сжатия потока видеоданных. Такая стратегия кодирования реализуется с помощью предлагаемого несимметричного преобразования кодируемых групп.

Интервал Q ошибочного декодирования ао для симметричного базиса, в который

В кодере кодируются восьмиразрядные элементы изображения, и выражения!b1msx I полученыдля0 al <255. При р этом на bo u bl (! = 1,3) отводится соответственно 7 и 3 бита, Таким образом, кодовое слово на выходе кодера является шестнадцатиразрядным — 7 бит íà Ьо и 3 бита íà Ь! (I= =1,3). Один бит bl (i = 1,3) является знаковым, а два других (т,е. четыре уровня квантования) определяют, поделив значение I Ь!

I на предварительно вычисленное значеI max

Ib

1P8138 все a«(I = 0,3) входят с весом, равным единице, может быть получен из выражения л \

ap - ао = 0,25(bp - bo) + 0,25{Ь1 - b1) +

0,25(Ь2- Ь2)+ 0,25(Ьз - Ьз), а интервал а" ошибочного декодирования а, для несимметричного базиса (1) — из выраже«1ия а - а = 0,3(Ь„- bp) + 0,25(b1 - Ь1) +

+0,25(Ь2 — Ь2) + 0,1(ьз - Ьз), В данных выражениях значения (b, - bi) равны максимально возможным ошибкам квантования b«, Так как квантование b«(I = 1,3) осуществляется в зависимости от Ь,, та (b1- Ь«) = т(Ь„) для I =- 1,3. Поэтому в выражение ap - ao необходимо подставлять значеГс ние (Ь1 - Ь«), максимальное па всем возможным значениям Ь,. Из фиг. 2 видно, что (b« — b«) для I = 1,3 достигает максимума для Ьо = 127, aK как на кодирование bp отводится семь старших разрядов из десяти, а на bt (I =- 1,3) — три старших разряда из десяти {один разряд — знаковый), To bo — bo

=+7, à b«- Ь< =+127 (I =- 1„3), В результате

-g3 < г« < с«7 — 71,3 <«z" < 78,3

Из сравнения а и а" видно, что использование несимметричного базиса ведет к уменьшению интервала ошибочного декодирования ао. Аналогично можно показать, чта несимметричный базис (1) уменьшает этот интервал для аз и увеличивает для а1 и а2, Базис {1) в общем виде может быть записан следующим образом:

bo = K1ao+ Kza1+ Kzaz+ К1аз

Ь1 = aо a1+ а2 аз

bz = а, + a1-az — аз

Ьз = Kzao — K1a1 — K1az+ К2аз.

При К1 = К2 он является симметричным, и интервал ошибочного декодирования одинаков для всех а«(i = 01). В случае К1 > К2 интервал ошибки ао и аз, т,е. крайних элементов, меньше, чем а1 и а2 и таким базисам можно пользоваться для уменьшения заметности межблочной структуры. Выбор конкретных значений К1 и К2 зависит от размера кадируемай группы, ее вида, степени сжатия видеоданных и типа изображения.

Как показали эксперименты для типовых вещательных изображений, при размере группы 4 1 в строке и 4 битах на элемент при K1 = 1,5 и К2 = 0,5 групповая структура кодирования практически не заметна. Поэтому именна для этих значений К1и Kz предложен рассматриваемый кодер. С другой стороны, может быть предложено более общее устройство с задаваемыми извне значениями К1 и К2, Для этого вычисляются

{аo-аз), К1{ao 4- аз). Kz(ao - аз), {а1-а2) К {а1- -1;: и K1(a1-«az) и определяются b!(i =- 0,3). Пол« зователь для заданного типа изображений, выбранных размера и формы кодируеMD«

5 группы экспериментально определяет оптимальноее значение К1 и Kz и выставляет11х в

:,стройстве.

Известны способь. уменьшения заметности межблачной структуры группового ка10 диравания, Однако пл-той за эта является либо уменьшение коэффициента сжатия патока видеоданных, либо потеря четкости и резкости изображений.

Рассматриваемый кодер менее эффек15 тивен в уменьшении блочной структуры, на не приводит к уменьшению сжатия видеоинформации и потере качества изображений.

Представляет интерес сочетание этого кодера с гауссавой пространственной фильт20 рацией для полного исключения блачнсй структуры, При этом фильтр рассчитывагат исходя иэ несимметричности базиса, что должно привести к меньшему сглаживанию контуров.

25 Блок 1 представляет собой последовательно-параллельный регистр с последовательным вводом и параллельным выводом информации.

Блоки 28-30 деления могут быть реали30 заваны по схеме матричного делителя без сохранения остатка.

Блок 27 деления функционально состоит из дешифратора и сумматора и предназначен для деления входного кода С на 4.

35 Дсшифратар анализирует два младших разряда С. Если код из двух младших разрядов

С равен 10 или 11, та сигнал на выходе дешифратара равен 1. Данный сигнал поступает на один из входов сумматора, на

40 второй вход которага передается 8-разрядный код С. Сумма с инверсных выходов сумматора передается на выход блока 27.

Преобразователь 31 параллельного кода в последовательный представляет собой

45 паааллельно-последовательный регистр с параллельным вводом и последовательным выводом информации, Синхрогенератор 12 выдает на свои выХадЫ трИ ЧаСтстЫ: 4 — ЧаСтату ЭЛЕМЕНта. foie

50 и f,-канальную частоту. При этом все парэллегьные регистры тактируются частотой

foyp, последовательный регистр преобразователя 31 — частотой 4.

Блоки 22-24 сравнения кодов реализа55 ваны по схеме компараторов кодов а и Ь с выходом Ya > b.

Блок 25 преобразователей кодов включает четыре преобр-зователя кодов. На вход каждого преобразователя подается

1681385 код bo, а считывается код одного из четырех значений границ изменения Ь3.

Правило преобразования кода Ьо в эти коды однозначна задается выражением (4), в котором каждая строчка соответствует од- 5 ному из выходных кодов. Преобразователи кодов, входящие в блок 25, целесообразно реализовывать на ППЗУ.

Блок 26 по конструкции аналогичен блоку 25. При этом четыре преобразователя ко- 10 дов, входящих в него, программируются по выражениям (3).

Кодер работает следующим образом.

На вход блока 1 временных задержек поступает видеосигнал в цифровом виде. В 15 блоке 1 осуществляется формирование кодируемой группы иэ четырех восьмираэрядных элементов: ао, а1, аг, аз. На блоке 2 вычислЯетсЯ сУмма Co = (ао + а3), на блоке 7

- разность Сг =- (ао - аз). Блок 3 производит 20 сложение С1 = (а1+ аг). На блоке 8 осуществляется вычитание Сз = (а - аг), Таким образом, на блоках 2, 3 сложения и блоках 7, 8 вычитания формируются четыре девятиразрядных кода величин Со, С1, Сг и Сз соответ- 25 ственно.

На блоке 4 вычисляется сумма Co + C>, на блоке 9 — разность Со - C>. Блок 5 производит сложение Сг + Сз, а блок 10 — вычитание Сг - Сз. Таким образом, на выходах 30 блоков 4, 5 сложения и блоков 9, 10 вычитания формируются четыре десятираэрядных кода С, + С1, Сг+ Сз, Со — С1, Сг - Сз соответственно, Пеоечисленные суммы и разности величин Со, С"„ Сг, Сз есть результат быст- 35 рого преобразования Адамара четырех кадируемых элементов иэображения. Причем

Ьо = Со + C); Ь1 — Сг - Сз; Ьг =- Сг + Сз; Ьз = Со

- C> — элементы трансформанты при симметричном базисе прямого преобразования. 40

Для перехода к несимметричному базису в схему введены блок 6 сложения и блок

11 вычитания, с помощью которых осуществляется вычисление элементов трансформанты Ьо и bi для несимметричного базиса. 45

На выходе блока 6 формируется элемент трансформанты Ь = 0,5(С, + Ci) + Co, на выходе блока 11 — элемент трансформанты

Ь3= 0,5(Со- С1)- С1. Деление на 2 выражений

{Со + Сс) и (Co - С ) осуществляется снятием 50 девяти старших разрядов блоков 4 и 9.

Кодер осуществляет адаптивное кодирование трех элементов трансформанты bi, Ьг и Ьз. Адаптация заключается в выборе передаваемого значения bi (I == 1. 2, 3) в 55 зависимости от значения Ь„для каждого кодируемого квартета элементов ао, а1, аг и аз. В Основу адзптивнога кодирования положена зависимость границ (верхней и нижней) изменения Ь i (I = 1. 2, 3) от Ьо, На входы блока 25 подается код Ь, На управляющий вход коммутатора 18 подается бит знака Ь3, который коммутирует на выходы коммутатора 18 один из двух опорных кодов (255 или

765) от источников 13, 15. Если бит знака Ьз равен 1 (т.е, b3<0), то на выходах коммутатора 18 код 255, т.к, для Ьз < 0 экстремальной точкой длЯ b3max ЯвлЯетсЯ точка Ьо = 255 {см. фиг. 2). В противном случае на выходах коммутатора 18 будет код 765. Выбранный опорный код подается на блок 24 сравнения кодов, на другие входы которого подается код bo. Результат сравнения в виде "1" (если код Ьо > 255), или "0" (если код bo < 255) передается на вход коммутатора 20, на другой вход которого подается бит знака Ь3, В блоке 25 преобразователей кодов выЧИСЛЯЮтСЯ ЧЕТЫРЕ ЗНаЧЕНИЯ b3max, СаатВЕтствующих формулам (4.1), (4.2), (4,3), {4.4), и подаются на входы коммутатора 20.

Предположим, что код Ьо < 255, тогда сигналом "0" с выхода блока 24 коммутатор

20 выберет значение Ьз х, которое вычислено на участке 0 < bo < 255. Если приходящий код bo > 255, то сигналом с выхода блока 24 будет "1", и коммутатор 20 выберет

ДРУгое значение Ьзп ах, котоРое соответствУет интервалу изменения bo 255 < Ьо < 1020.

Аналогично выбиРаютсЯ значенил b3max когда Ь3 > О.

Итак, на выходе коммутатора 20 формируется кодI bimax I

4 — Лд . Для осуществления адаптивного четырехуровневого (двухбитного) кодирования I bi I (I = 1, 2,.3) теперь необходимо разделить значение

I b3I на найденное значение Ъ . Результат деления — трехразрядный код (один разряд — знаковый, равный знаку b3). Деление осуществляется в блоке 30 деления, на выходах которого получается трехразрядный код, представляющий целую часть от результата деления. Например, если Ьз = -15, а и = 8, то результат деления — код 101.

Старший бит результата деления показывает, что Ьз <О. С выходов блока 30 трехразрядный код подается на преобразователь 31 параллельного кода в последовательный.

b i max

Для вычисления и = 6р = — — — в

4 схеме имеются блок 26 преобразователей кодов, коммутатор 21 и блок 27 деления на

4, ДЛЯ ОПРЕДЕЛЕНИЯ ЗНаЧЕНИЯ blmax = b2max. соответствующего bo, в схеме имеются блок

22 сравнения кодов, коммутатор 19 опорных кодов ат источников 16, 17 и блок 23 сравнения кодов. Код Ьо подается в блок 22, где сравнивается с кодом числа 510 с источника

14. Если код bo > 510, ro на выходе блока 22

1681385

10 присутствует сигнал "1", в противном случае — "0". Предположим, что код bp < 510, сигнал на выходе блока 22 — "0". Этим сигналом управляется коммутатор 19, который на входы 23 сравнения колов подает опорный код

127. ПоСколькУ Ь, <510, то величина b1max =

= bzmax находится в левой половине изменеНИЯ b1max (СМ. фИГ, 2). На Этсй ПОЛОВИНЕ точкой перелома является точка bp = 127.

Поэтому необходимо определить, где находится Ь,. Для этого осуществляется сравнение кода bp с опорным кодом 127 в блоке 23 сравнения кодов. Если код Ь, меньше кода числа 127, то выходной сигнал блока 23—

"0", в противном случае — "1". Итак, пусть код bp меньше кода числа 127, Тогда сигнал на выходе блока 23 — "0". Сигнал "0" с выхода блока 22 и сигнал "0" (e нашем случае) с выхода блока 23 подаются на коммутатор

21. Четыре вычисленных в блоке 26 преобРаЗОВатЕЛЕй КОДОВ ЗНаЧЕНИЯ b1max ПОДаЮтСЯ на входы коммутатора 21, где сигналом с блока 22 (в нашем случае сигнал "0") и сигналом с блока 21 (в нашем случае сигнал "0")

ВЫбИРаЕтСЯ ОДНО ЗНаЧЕНИЕ b1max, СаатВЕтСтвующее Ьо, В нашем случае bp < 127, поэтомУ выбиРаетсЯ значение b1max, вычисленное на интервале изменения 0 < Ь < 127.

Итак, на выходах коммутатора 21 приСУтСтВУЕт КОД ЗНаЧЕНИЯ b1max. ЗатЕМ Эта ЗНа- 3 чение b1max в блоке 27 делится на 4. Таким образом, вычисляется Л1 = hg—

b i maõ

Затем Л1 = bg подается на блоки 28 и 29, в которых производится деление 3

<Ь1>= и<Ь2

Ь1 Ьз

Л1 соответственно. На выходах блоков 28 и 29 деления имеются трехразрядные коды результатов деления, структура которых апре- 4

Ьз деляется так же, как и для - - . Результаты деления < Ь1 > и < Ь > далее подаются в преобразователь 31, в котором осуществляется преобразование параллельного шест- 4 надцати разрядного кода в последовательный код.

Таким образом, входному 32-разрядному кодовому слову (4 элемента па 8 разрядов) кодер ставит в соответствие 5

16-разрядное кодовое слово, т.е. осуществляет двукратное сжатие потока видеоданных. При этом интервал ошибочного декодирования меньше для крайних элементов кодируемых групп. За счет этого 5 уменьшается видность групповой структуры кодирования, т.е, повышается точность кодирования.

Формула изобретения

Кодер телевизионного сигнала, содер жащий блок временных задержек, информационный вход катарога является входа . кодера, синхрогенератар, первый выход ко5 торого соединен с тактовым входом блока временных задержек, первые и вторые выходы которого подключены к одноименным входам первого блока сложения и первого блока вычитания, третьи и четвертые выхо10 ды блока временных задержек соединены соответственно с первыми и вторыми входами второго блока сложения и второго блока вычитания, выходы первого и второго блоков сложения подключены соответственно к

15 первым и вторым входам третьего блока сложения и третьего блока вычитания, выходы первого и второго блоков вычитания соединены с первым и вторым входами четвертого блока сложения, первый блок де20 ленин, выход которого и выход четвертого блока сложения подключены к соответствующим входам второго блока деления, выход которога соединен с первыми информационными входами преобразователя парал25 лельного кода в последовательный, четвертый блок вычитания, выход которого подключен к первым входам третьего блока деления, четвертый блок деления, первый и второй источники постоянного кода, выха0 ды которых соединены соотв тственно с первыми информационными входами пер,вого коммутатора и первыми входами первого блока сравнения кодов, выход катарога подключен к управляющему входу второго

5 коммутатора, второй блок сравнения кодов, второй выход синхрогенератора соединен с тактовым входом преобразователя параллельного кода в последовательный, третий выход синхрагенератара подключен к sxo0 дам синхронизации блока временных задержек и преобразователя параллельнага кода в последовательный. выход которого является выходом кодера, о т л и ч а ю щ и йс я тем, что, с целью повышения точности

5 кодирования, в кодер введены пятый блок сложения, пятый блок вычитания, третий блок сравнения кодов, третий — пятый источники постоянного кода, третий и четвертый коммутаторы и первый и второй блоки пре0 абразователей кодов, первый и второй входы четвертого блока вычитания подключены к выходам соответственна первого и второго блоков вычитания, выходы третьего блока сложения и третьего блока вычитания сае5 динены с первыми входами соответственно пятого блока сложения и пятого блока вычитания, вторые входы которых подключены к выходам соответственно первого и второго блоков сложения, вторые входы и выходы третьего блока деления подключены саат1681385

А = f(Eg); (= f, äëß сыюIf ) Составитель О. Ревинский

Редактор А. Маковская Техред M.Moðãåíòàë Корректор М. Н1ароши

Заказ 3316 Тираж 440 Подписное

ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР

713035, Москва, Ж-35, Раушская наб„4/5

Производственно-издательский комбинат "Патент", г, Ужгород, ул.Гагарина, 101 ветственно к выходам первого блока деления и вторым информационным входам преобразователя параллельного кода в последовательный, выходы третьего — пятого источников постоянного кода соединены соответственно с вторыми информационными входами первого и первыми и вторыми информационными входами второго коммутаторов, выходы которых подключены к первым входам соответственно третьего и второго блоков сравнения кодов, выходы третьего, первого и второго блоков сравнения кодов соединены соответственно с первым управляющим входом третьего и первым и вторым управляющими входами четвертого коммутаторов, выходы которых подключены соответственно к первым входам четвертого и входам первого блоков деления, выходы пятого блока вычитания соединены с вторыми входами четвертого блока деления, выходы которого подключены к третьим информационным входам преобразователя параллельного кода в

5 последовательный, управляющий вход первого и второй управляющий вход третьего коммутаторов объединены и подключены к выходу знакового разряда пятого блока вычитания, выходы пятого блока сложения

10 соединены с вторыми входами первого— третьего блоков сравнения кодов, четвертыми информационными входами преобразователя параллельного кода в последовательный и входами первого и

15 второго блоков преобразователей кодов, выходы которых подключены к соответствующим информационным входам соответственно третьего и четвертого коммутаторов.