Устройство обработки данных для многопроцессорной системы

 

Изобретение относится к вычислительной технике и может использоваться для создания многопроцессорных систем. Целью изобретения является повышение быстродействия за счет возможности совмещения вычислительного процесса и процессов обмена. Поставленная цель достигается тем, что многопроцессорная система содержит процессорные блоки 1.1,...,1.п. системную шину 2, внешние устройства 3.13.к, процессор 4, локальную память 5, коммуникационную память 6, первый и второй коммутаторы 7,8, регистр 9 команд, регистр 10 данных, регистр 11 адреса , блок 12.управления. 1 ил.

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК (я)5 G 06 F 15/76, 15/16

ГОСУДАРСТВЕННЫЙ КОМИТЕТ

ПО ИЗОБРЕТЕНИЯМ И ОТКРЫТИЯМ

ПРИ ГКНТ СССР

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ (21) 4653165/24 (22) 24.11.88 (46) 07.10.91. Бюл, 1Ф 37 (71) Киевский политехнический институт им.50-летия Великой Октябрьской социалистической революции (72) В.В,Васильев, Г.И,Гончаренко, В.И.Жабин, B.Â.Màêàðîa, В.И.Савченко и В.В.Ткаченко (53) 681,325(088.8) (56) Авторское свидетельство СССР

hL 926662, кл. 6 06 F 15/16, 1982.

Авторское свидетельство СССР

М 1 156086, кл. G 06 F 15/16, 1984., Ы,, 1683039 А1 (54) УСТРОЙСТВО ОБРАБОТКИ ДАННЫХ

ДЛЯ МНОГОПРОЦЕССОРНОЙ СИСТЕМЫ (57) Изобретение относится к вычислительной технике и может использоваться для создания многопроцессорных систем.

Целью изобретения является повышение быстродействия за счет возможности совмещения вычислительного процесса и процессов обмена. Поставленная цель достигается тем, что многопроцессорная система содержит процессорные блоки

1.1,...,1,п, системную шину 2, внешние устройства 3.1,...,3.К процессор 4, локальную память 5, коммуникационную память 6, первый и второй коммутаторы 7,8, регистр 9 команд, регистр 10 данных, регистр 11 адреса, блок 12.управления. 1 ил, 1683039

15

30

55

Изобретение относится к вычислительной технике и может быть использовано для создания многопроцессорных систем.

Целью изобретения является повышение быстродействия путем обеспечения возможности совмещения вычислительного процесса и процессов обмена.

На чертеже представлена структурная схема многопроцессорной вычислительной системы. в состав которой входит устройство обработки данных.

Многопроцессорная система содержит процессорные блоки 1.1„„1.п, системную шину 2, внешние устройства 3.1„„,3,К процессор 4, локальную память 5, коммуникационная память 6, первый 7 и второй 8 коммутаторы, регистр 9 команд, регистр 10 данных, регистр 11 адреса, блок 12 управления.

Процессорный блок (1.1,...,1,п) во время работы системы может работать в одном из следующих режимов: управляющий — процессорный блок устанавливает межпроцессорные связи, назначает нужный процессорный блок активным; активный — процессорный блок выбирает процессорный блок для обмена (назначает его пассивным); пассивный — процессорный блок, с которым активный процессорный блок ведет обмен.

Отличие конфигурации компонент пассивного процессорного блока от активного заключается в том, что регистр данных в пассивном процессорном блоке работае в прозрачном режиме, Перед началом обмена каждый процессорный блок, который пересылает данные в другой процессорный блок, перемещает их из локальной памяти в коммуникационную память 6.

В начале работы, при включении питания, процессор 4 блока 1.1 начинает выполнять программу, записанную в его локальной памяти (например, в ПЗУ). Эта программа назначает процессорный блок

1.1 управляющим (назначение происходит путем записи логических "1" в 0 и 2 разряды регистра команд: "1" в 2-м разряде регистра

9 переключает коммутатор 8 так, что локальная 13.1 и системная общие шины объединяются; "1" в 0-м разряде регистра команд

9 — является признаком того, что данный процессорный блок работает в режиме управляющего.

Управляющий процессорный блок может программно обращаться к регистрам команд, данных и адреса процессорных блоков 1,2„...1.п.

Перед началом обмена управляющий процессорный блок 1,1 загружает в регистры адресов 11,I (i = 2,n) процессорных блоков, которые участвуют в обмене, начальные адреса областей памяти, содержимое которых должно передаваться между процессорн ыми блоками. После этого управляющий процессорный блок 1.1 инициирует работу одного из процессорных блоков 1.I (назначает его активным) путем установки логической "1" разряда регистра

9,i команд. Активный процессорный блок настраивает межпроцессорную связь с процессорным блоком, с которым необходимо произвести обмен данными. Для этого активный процессорный блок посылает команды включения пассивного процессорного блока (первая команда — процессор 4,I устанавливает логическую "1" во 2-й разряд своего регистра 9 команд, что вызывает подключение локальной шины 13.i к системной шине, вторая команда — установка логической "1" в 3-м разряде регистра 9.) команд, подчиненного процессорного блока).

Затем выполняется обмен данными между активным 1Л и пассивным 1.J процессорными блоками. Пересылка одного слова производится за два цикла обращения процессора активного процессорного блока 1,I к локальной памяти 5,i (блок 12.I синхронизирует свою работу по циклам обращения процессора к локальной памяти 5.i; раэрешение работы БУ формируется при обращении процессора к локальной памяти 5.i). С началом первого обращения блок 12л управления формирует управляющие сигналы цикла обращения к коммуникационной памяти 6,I активного процессорного блока. В данном случае рассматривают пересылку из коммуникационной памяти 6Л активного процессорного блока .i в коммуникационную память 6.) пассивного процессорного блока, В результате выполнения цикла из ячейки коммуникационной памяти 6.! с адресом, содержащимся в регистре 11 адреса, считывается слово и передается в регистр данных 10.i.

При втором обращении к памяти 5.i áëîê управления захватывзет шину 2 и вырабатывает управляющие сигналы цикла обращения к памяти. Данные на шину передаются из регистра 10.1 данных. После окончания цикла слово из регистра 10,i данных переписывается в коммуникационную память 6.j пассивного процессорного. блока по адресу записанному в его регистр 11.J адреса. В данном случае регистр 10.1 данных работает в прозрачном режиме, После окончания пересылки массива данных активный процессорный блок 1.J ny1683039 тем передачи соответствующей команды в его регистр 9.j команд(устанавливает 3-й разряд в состояние "0").

В данном случае обмена настройку межпроцессорных связей (подготовку адресов, счетчика слова), а также подсчет пересылаемыхсло возлагаются на процессор

4 активного процессорного блока 1.i. Это позволяет совместить во времени пересылку данных с частью непроизводительных затрат, так как процессор при выполнении программы не использует системную шину

Составитель Г.Смирнова

Техред М.Моргентал Корректор А,Осауленко

Редактор M.Áëàíàð

Заказ 3415 Тираж Подписное

ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР

113035, Москва, Ж-35, Раушская наб., 4/5

Производственно-издательский комбинат "Патент", r. Ужгород, ул.Гагарина, 101

Формула изобретения

Устройство обработки данных для многопроцессорной системы, содержащее процессор, локальную память, регистр адреса, о т л и ч а ю щ е е с я тем, что, с целью повышения быстродействия путем обеспечения возможности совмещения вычислительного процесса и процессов, обмена, в него введены коммуникационная память, первый и второй коммутаторы, регистр команд, регистр данных и блок управления, причем входы-выходы, адрес (данные), управление процессора соединены через локальную общую шину устройства с одноименными входами-выходами локальной памяти, с первыми информационными входами-выходами первого коммутатора, с первыми информационными входами-выходами регистра команд, с первыми информационными входами-выходами второго коммутатора, вторые информационные вхо5 ды-выходы которого являются первыми входами-выходами устройства, вторые входы-выходы которого соединены с вторыми информационными входами-выходами регистра команд, вход режима которого со10 единен с первым выходом блока óïðàâëåния, второй и третий выходы которого соединены соответственно с входами режима регистра данных и регистра адреса, чет15 вертый выход блока управления соединен с входом режима коммуникационной памяти, входы-выходы которой соединены с вторыми входами-выходами первого коммутатора, третьи и четвертые входы-выходы

20 которого соединены соответственно с первыми информационными входами-выходами регистра адреса и регистра данных, вторые информационные входы-выходы которых соединены соответственно с вторым

25 и третьим входами-выходами устройства, четвертые входы выходы которого соединены с входами-выходами блока управления, первые и вторые выходы разрешения коммутации которого соединены соответствен30 но с управляющими входами первого и второго коммутаторов.