Способ цифрового управления многофазным инвертором

 

Изобретение относится к преобразовательной технике, в частности к системам управления вентильными преобразователями , и может быть использовано для управления автономными инверторами напряжения в системах резервируемого электроснабжения. Цель изобретения - расширение диапазона регулирования и функциональных возможностей управляемого инвертора за счет обеспечения режима регулирования фазы колебаний выходного напряжения инвертора относительно внешнего управляющего синхросигнала. Способ фазосмещения импульсов управления рабочими ключами многоячейкового инвертора с симметричным широтным регулированием выходного напряжения в диапазоне регулирования угла 0-360 эл.град позволяет выполнить фазовую синхронизацию преобразователя при организации параллельной работы с ведущим источником за счет обеспечения возможности выбора требуемой фазы колебаний опорного цифрового пилообразного сигнала , а также формирования двух симметрично смещенных цифровых последовательностей с обработкой цифровой информации в дополнительном коде и осуществления операции сравнения с фиксированными адресными кодами 12 ил. ел С

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК (s>)s Н 02 М 7/48

ГОСУДАРСТВЕ ННЫ Й КОМИТЕТ

ПО ИЗОБРЕТЕНИЯМ И ОТКРЫТИЯМ

ПРИ ГКНТ СССР

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

34 — 91 (21) 4712566/07 (22) 05.06.89 (46) 07.10.91, Бюл. hh 37 (71) Институт проблем энергосбережения

АН УССР (72) В.О,Костюк, M.Т.Стрелков и А.А.Карпенко (53) 621.316.727 (088.8) (56) Авторское свидетельство СССР

М 1037415, кл. Н 02 M 7/48, 1982. (54) СПОСОБ ЦИФРОВОГО УПРАВЛЕНИЯ

МНОГОФАЗНЫМ ИНВЕРТОРОМ (57) Изобретение относится к преобразовательной технике, в частности к системам управления вентильными преобразователями, и может быть использовано для управления автономными инверторами напряжения в системах резервируемого электроснабжения. Цель изобретения — расширение диапазона регулирования и функциональных возможностей управляемого

Изобретение относится к преобразовательной технике, в частности к системам управления вентильными преобразователями, и может быть использовано для управления автономными инверторами напряжения в системах резервируемого электроснабжения.

Целью изобретения является расширение диапазона регулирования, а также функциональных возможностей управляемого инвертора за счет обеспечения режима регулирования фазы колебаний выходного напряжения инвертора относительно синхросигнала задающего генератора.

На фиг.1 представлена диаграмма, поясняющая предлагаемый способ фазового

„„5U„„ 1683154 А1 инвертора за счет обеспечения режима регулирования фазы колебаний выходного напряжения инвертора относительно внешнего управляющего синхросигнала.

Способ фазосмещения импульсов управления рабочими ключами многоячейкового инвертора с симметричным широтным регулированием выходного напряжения в диапазоне регулирования угла 0-360 эл.град позволяет выполнить фазовую синхронизацию преобразователя при организации параллельной работы с ведущим источником за счет обеспечения возможности выбора требуемой фазы колебаний опорного цифрового пилообразного сигнала, а также формирования двух симметрично смещенных цифровых последовательностей с обработкой цифровой информации в дополнительном коде и осуществления операции сравнения с фиксированными адресными кодами. 12 ил. регулирования угла зажигания ключей многоячейкового трехфазного инвертора (при установившемся значении йф --const на выходе фазового детектора, т.е. в режиме синхронной работы с ведущим источником переменного напряжения); íà фиг.2 и 3— примеры электрических схем многоячейковых трехфазных инверторов напряжения, реализующих векторный способ формирования квазисинусоидального выходного напряжения; на фигА — принципиальная схема устройства для осуществления способа; на фиг.5 — пример выполнения задающего генератора устройства с встроенным делителем частоты и элементами резерви35 равзния rfpf< параллельной работе однотип;-}ь х многсфазных иняерторов; на фиг.б—

;1 Оим О;=,.}„пол нер,.,я с}парного эзда}ощего

r8}f8}3л1-}оэ з сс} тепе зада}ощего} ГенератАЗг сс с), oi)i фззоясй автападстроЙки (Г,",АП) пг)и Gpi аниззции параллельHGv p86G}-ы;1}-;веста„"}3 с се} ь}о; на фиг. / — Принциг}иаль}48я схема цифрового фазового ле}ектОf)Q,: нс фиГ,В тзблиЦа представления четь}рехра 1аяднь}х двоичных чисел В да пол -:итель}сом коде; на Фиг 9 паин Ципизльр}эя злa, ; рическая схема деко"(-"От На Фиг i,! — r:f! n ЗМм 4 ПОЯСНЯ}ОЩИЕ

Г1 )ин цип рз}зо } ьi резеряиp !8ÌGÃÎ задающе

} (} ее воз Гора, на фиГ, 1 ". Д}1згрзммы, пайс;Й, .О1}:и}. г";пf,f i: и 1 Оабот}ь} f},ифравоf о

Фазами.,:3. О детект()рз; не Фиг.12 — диаграммы исти }HOOTè лля,:38«on80Ga, О}1})еделяющих

qG;.ftf -ft„i a;« q,-t2 °,fag Озбпчих ключей „fHaap-т„"} рз

i}a t,,иг. ) приведены импульсные послеДГ)взтел} ности управления клк)чзми двухM!n2!-"... ьного инвертсг}а по (Ьиг, 2б, Пр crаансгвеннс-временной сдвиг ме)кду векторами модульных напряжений состав2}яег 6} зл,) рад; из-зз наличия указаннОГО сдвига ме::,«ду векторами напря)кений моду leA один и"- них в дальр}еиц)ем будем назывзтa "песвым а другой вектор напряжения которого отс ает ot первого на 60 эл,град,— вторым", я Обозначение кл.очевых элементов модулей в соответствии с фиг.2 введены соответ}твен,!iG ир te«}et} ) == 1 и i = 2. фи - 1а

ГТОа)хаЕ-. Фг)Г)МИ})саа}}ИЕ"„Г}оаВЛЯЮ}ЦИХ СИГHалав ключами V1 t. Л З с помощь)О предлаraе ..}Ого способа при положительHûõ знзчер}иях уг.равляющего сигнала N), причем изменению цифрового сигнала N) от О до }ъуп} СООГВВТСТВЧЕТ диаПаэан рЕГУЛИрааа" ния угла инвертора 0 — 180 эл.град.

Способ управления заключается в том, что. с Ut!„iiaþ синхрониэа})ии инвеэтора с ведущим и.--rG ft f;, ком пе})еменн(}го чапряж8ния при ОрГанизации параллельной pBQG ты г)илоабРазный опОРный сигнал Nt}n формируют в течение времени, равного Ge;)ИОДУ ВЫХОДНОГО НаЦР 2жюЧИЯ ИНВЕР}ОРа виде цифровой послсдовательности Иоп ==-Nnn(t), предста влгпощей собой алгебраичеCK12 fG СУММУ:

NGnt t) = gc4t) + Ne(t) где N<>(t) — линейно изменяющееся число на выходе счетчика;

N,g(tj -- смещение, т.е. число, пропорциональное разности фзз колебаний напряже Hf;,q инвертрра и напряжения ведущего источника в ре)ким8 синхронизации.

Затем одновременно и непрерывно осуществля}ат Gf âpàöèè сложения и вычитания над текущими значениями опарнОГО сиГнэ ла 14}1(т) и сигнала управления ку(т), получая две симме рично смещенные относительно кривой Non = Non(t) цифровые последовательности Sfi(t) и St:(t) в виде

Sf (t) = 4п(т) — N)(t), Sc,(t) = N„(t) + Ny(t), которые в дальнейшем подвергают непрерывному д кодированию (сравнивают с фиксированными наборами чисел — адресов) с помощью декодеров, число которых равно числу столбов рабочих ключей многофазного инвертора. При этом требуемый фиксированный фазовый сдвиг между зонами регулирования соответствующих тиристорав обеспечивают выбором границ. соответствующих секторов Хк и Yf значений адресов А} и В), Х}, =(Af, i = à, b); Р, i = 1,п;

Yl (В), j = Cd); (i, j, д, b, С, dj 6 (О, Non п}ах) где G — число модулей в составе многомодульного инвертора;

А, Af}, Вс, B!f — граничные значения адресных секторов;

Nt}ntn — максимальное значение опорного цифрового сигнала;

К вЂ” разрядность управляющего слова

N), если N) > О (т.е, Nztn — - 2 - 1)

К

Управля}ощие сигналы х и у} для k-й (I — й) пары рабочих ключей одноименного столба инвертора генерируются в соответствии с выражениями

xi=Sf)A Хк,k=1,п;

yf= Sc h Yi, 1=1, и.

Пои этом получают сигналы управления опережающими (запаздь}вающими) рабочими ключами инвертора при положительных (отрицательных) значениях управляющего сигнала йу. Соответствующие диаграммы цифРовых последовательностей (Non, Sf} и

Sc) и сигналов управления рабочими ключами представлены на фиг, 1а и б соответственно. По"êîëüêó рабочие ключи одноименного столба инвертарной ячейки находятся в противофазе, распределение импульсов управления на каждый из ключей легко достигается путем деления частоты импульсных сигналов хр и ус на два.

Устройство управления многофазным инвертаром (фиг,4) содержит задающий генератор (ЗГ)1 с встроенным делителем частоты, узлом управления и индикации неисправностей (фиг,5), нуль-компараторы

2 и 3, цифровой блок 4 задания, счетчик 5, цифровой фазовый детектоо 6, буферный регистр 7, сумматор 8, вычислитель 9, сумматор 10 и два блока 11 и 12 формирования управляющих импульсов. Блоки 11 и 12 устроены одинаково и содержат каждый группу декодеров 13„,15 и триггеров 16...18, число

1683154 которых равно количеству п ячеек многоячейкового инвертора.

Высокочастотный выход задающего генератора 1 подключен к счетному входу счетчика 5, а низкочастотный — к тактовому входу регистра 7. Выходы счетчика 5 подключены к первой группе входов сумматора

8, входы второй группы которого связаны с выходами цифрового фазового детектора, Выходы регистра 7 соединены с первыми входами вычитателя 9 и сумматора 10, а выходы первого сумматора 8 — с вторыми входами сумматора 10 и вычитателя 9. Выходы нуль-компараторов 2 и 3 соединены с первым и вторым фазовыми входами фазового детектора 6 соответственно. Выходы вычитателя 9 (сумматора 10) соединены с соответствующими входами декодеров блока 11 (12) формирования управляющих импульсов. Выход каждого декодера 13...15 подключен к счетному входу соответствующего D-триггера 16...18. Инверсный выход каждого триггера связан с собственным информационным входом. При этом информационные входы регистра 7 подключены к выходам цифрового блока 4 задания, а все установочные входы R цифровых схем подключены к общей шине "Сброс". Входы управления цифрового фазового детектора 6 и задающего генератора 1 подключены к шине назначения приоритета "Ведущий/ведомый" (для группы работающих параллельно преобразователей).

Для организации параллельной работы двух преобразователей с синхронизацией по схеме "От общего задающего генератора с резервным" блок задающего генератора содержит опорный задающий генератор (3 Г) 19, буферные усилители 20...22, мультиплексор 23, триггер 24, схемы ИЛИ 25 и 26, мажоритарный элемент 27, делитель 28 частоты, устройство индикации неисправностей на базе одновибраторов 29 и 30 с перезапуском и светодиодных индикаторов

31...33. Для организации параллельной работы инвертора с сетью ЗГ 19 содержит нуль-компаратор 34, триггер 35 управления, упрагляемый ключ 36, схему 37 фазовой автоподстройки (ФЛП} и делитель 38 частоты.

Цифровой фазовый детектор 6 может быть выполнен в виде 0-триггеров 39 и 40, формирователя 41 короткого импульса, Отриггера 42, схемы ИЛИ 43. логической схемы 44, блока 45 совпадения и реверсивного счетчика 46. Декодеры содержат постоянное запоминающее устройство (ПЗУ) 47, формирователь 48 короткого импульса, одновибратор 49 беэ перезапуска и схему И

50, На фиг. 10...12 представлены диаграммы

51...88.

Устройство работает следующим образом.

Задающий генератор 1 формирует высокочастотный сигнал частотой

5 та = (2чм — 1)/Ть, где Чн = К+2 — разрядность счетчика 5;

Tb = 1/fb — период выходного напряжения инвертора, который поступает на счетный вход счетчика 5, и сигнал с частотой fa, с помощью которого осуществляется запись цифровой информации с выходов блока 4 задания в буферный регистр 7 в требуемые моменты времени, При этом частота fg определяется в соответствии с желаемой частотой квантования 1 а управляющего сигнала Ny по времени (с учетом требований к качеству— точности и быстродействию — САР преобразователя):

20 f3 = fKB = 2fb/Кз, где fb — частота выходного напряжения инвертора;

Кз - 1,2,3..., — кратность частоты записи

4 по отношению к частоте fb.

Значению Кз = 1 соответствует максимальное значение 1зе ех - 2fb, при котором в процессе регулирования инвертора не нарушается симметрия формируемых полуволн выходного напряжения и, следовательно, 30 фаза формируемой волны не изменяется при регулировании даже в переходных режимах (условие постоянства фазы является необходимым условием включения источников переменного напряжения в режим па35 раллельной работы). Значениям Кз > 1 соответствует более низкое быстродействие. Для реализации дискретной САР необходимо осуществлять измерение действующего (для синусоидальных форм—

40 среднего) значения напряжений (токов) в соответствии с выражениями

Ua дейст.= ь а ть/г

Ub cp-2fbf и зiп вь tdt = 2 U а д П\

На фиг.10 приведены диаграммы работы блока задающего генератора для различных значений сигнала "Ведущий/ведомый" и видов неисправностей первого (а) и второго (б) опорных задающих генераторов (ОЗГ), входящих в состав соответственно первого и второго преобразователей, включенных параллельно. Надписи "Ведущий" и "Ведомый" на фиг,10 относятся к первому ОЗГ. На фиг.10 обозначены: 52 (58, 64,70) — сигналы на первом входе мажоритарного элемента

27; 51 (57, 63, 69) — на втором его выходе; 53

1683154 (59, 65, 71) — на третьем; 54 (60, 66. 72) — на выходе мал<оритBpèñão элемента 27; 55 и 73 — на инверсном выходе одновибратора 30, 56 (62, 68, 74) -- H;. выходе схемы ИЛИ 26; 61 и 67 -- на инверсном ьыходе ОДновибратОра

29, Одновибраторы с г1ереэапуском настраЕНЫ На гЕНЕРаЦИ:O ИМПУЛЬСа ДЛИТЕЛЬНОСТЬЮ (а =. o = c =. J), Прн выходе иэ строя первого

ОЗГ, выполнгнощего функции ведущего (котОРЫЙ СОПРОВОждавтся НBДОПУСТИМЫМ СНИжением частоты следования импульсов на первом 8_#_ope щ мента 27 или их исчезновением,диаграмма 53), через интервал времени на инверсном выходе Одновиоратора

30 появлЯется сигнал 55 Bb!coKofo уровнЯ, который Np83 схе 4Q ИЛИ 25 сбрасывает триггер 24 "; ноль, на выходе схемы ИЛИ 26 появляется уровень логическогО нуля, пере ключается мультиплексор 23 на первый вход э гемента 2l в дальнейшем проходят импульсы BToporo (смежного) СЗГ, загораются светоДиоды е! и 3.>, Ггервыи О,ЗГ автоматически переводится в реэерь, первый преобразователь становится ведомым. На выходе элемента 27 сохраняется импульсная последовательность, совпадающая с 53, горит светодиод 33, индицирующий о неисправности собственного ЗГ. При этом в блоке ЗГ 1 второго преобразователя происходит следующее. ,Цо момента возникновения неисправности в ОЗГ первого преобразователя второй является ведомым, При недопустимом снижении частоты следования или после исчезновения импульсов от смежного (первого) ОЗГ на третьем входе элемента 27 через интервал зажигается светодиод 32, на инверсном выходе Одновибратора 29 пОявляется сигнал 61 высокого уровня, который через схему ИЛИ 26 переключает мультиплексор 23, гасн8т светоДиоД 31, второй

ОЗГ автоматически переводится в режим ведущего.

Для организации параллельной работы

MHB8propa с сетью Опорный ЗГ необходимо выполнить с использованием схемы ФАП 37 (фиг.б), содержащей генератор, управляемый напряжением,(ГУН) и фазовый компаратор (ФК) с фильтром низких частот (ФНЧ), нуль-компаратора 34 с гистереэисом, управляемого ключа 36 и триггера 35 управления, делителя частоты с коэффициентом деления

Кд = 18/т0сном где fljpqpv — номинальное значение частоты напряжения сети Up ГУН схемы ФАП

37. 1аким образом, при Одиночной работе узел по фиг.6 генерирует импульсы со стабильной частотой 1гун =- fp, a при совместной работе — c частотой fryB Кд 1в,, Сигнал с частотой fp поступает на счетный вход счетчика 5 и тактовый вход цифрового фазового детектора 6, На выходах счетчика 5 формируется линейно нарастающая цифровая последовательность Ncq (линейно во времени изменяется двоичное— разрядное число N«2 ). Цифровой фазовый детектор отрабатывает рассогласование фаз (между напряжениями ведущего источника и данного инвертора) только в режиме, когда рассматриваемый инвертор является

ВЕДОМЫМ.

В режиме ведущего при включении питающего напряжения на выходах цифрового фазового детектора устанавливается нулевое значение смещения Ne2 = 0 (индекс "2" означает двоичную систему исчисления)и работа фазового детектооа запрещается высоким уровнем сигнала "Ведущий/ведомый" на его управляющем входе. При этом на выходах сумматора 8 образуется несмещенная последовательность Npq, Npn2 =- Исч2 + 0 = Йсч2.

В режиме ведомого до момента включения в режим параллельной работы на выходах цифрового фазового детектора

30 устанавливается кодовая комбинация, соответствующая числу — начальному смещению фаэ между напряжениями ведущего и рассматриваемого инверторов, Устройство цифрового фазового детектора, реализующее указанную функцию (фиг.7), содержит три триггера 39, 40 и 42, схему ИЛИ 43, 40 логическую схему 44, блок 45 совпадения и реверсивный счетчик 46, На фиг. 11 изображены диаграммы, поясняющие принцип работы детектора при опережающей фазе ведущего источника (а) и отстающей (б).На фиг.11 обозначены: 76 (80) — сигнал на прямом выходе триггера 39; 76 (81) — на прямом выходе триггера 40; 77 (82) — на прямом выходе триггера 42; 78 (33) — на выходе логической схемы 44; 79 (84) — на выходе блока

50 45 совпадения (на счетном входе реверсивного счетчика). Выходные сигналы триггеров 39, 40 и 42 управляют логической схемой

44 и входами направления счета реверсивного счетчика таким образом, что в режиме

55 фаэовой подстройки и при опережающей фазе ведущего источника происходит слежение (цикл за циклом) числа импульсов, пропорционального временному сдвигу, с предыдущим содержимым счетчика, а при отстающей фазе ведущего источника — вы1683154

10 читание. Такой режим работы схемы продолжается до тех пор, пока не будет установлена нулевая разность фаэ между напряжениями ведущего и ведомого инверторов — при равенстве фаз счетные импульсы на вход счетчика не проходят. Таким образом, в случае включения в режим параллельной работы двух однотипных инверторов при синхронизации от общего задающего генератора условие синхронной работы можно считать выполненным и производить включение. При включении в режим параллельно с сетью девиации частоты устраняются с помощью схемы ФАП в ОЗГ (фиг.6). На выходах счетчика (фазового детектора) устанавливается значение смещения Ne2 = О, а на выходах сумматора 8 образуется смещенная последовательность оп оп2 сч2 — ф2, Числа последовательности Моп поступают на вторые входы вычитателя 9 и сумматора 10, на первые входы которых подается числовое значение сигнала управления N> в дополнительном коде, предварительно записанное в буферный регистр 7 с выходов цифрового блока 4 задания. Для осуществления регулирования угла управления инвертором в диапазоне 0...360 эл.град в соответствии с описанным способом для представления чисел кода управления от 0 до йу„2 достаточно К разрядов, Однако для обработки отрицательных значений управляющего сигнала в режиме реверса направления (фиг.16) необходимо использовать представление чисел в двоичном дополнительном коде (фиг. 8). Поэтому цифровой блок задания имеет K+2 выходов и использован К+2-разрядный регистр 7.

На выходе вычитателя 9 и сумматора 10 образуются смещен н ые последовательности дь и дс. Формирование указанных последовательностей происходит одинаково как для положительных значений сигнала управления (фиг. 1а), так и для отрицательных, соответствующих реверсу (фиг. 16) выходного напряжения, благодаря представлению двоичных чисел в дополнительном коде.

Смещенные последовательности дь и дс поступают на входы декодеров 13...15 блоков 11 и 12 формирования управляющих импульсов групп опережающих и эапаздывающих рабочих ключей. Смысл терминов

"опережающий" и "запаздывающий" рабочий ключ легко пояснить с помощью диаграммы фиг. 1. В частности, диаграммы

20

V1t... V4 представляют последовательности импульсов управления для четырех одноименно обозначенных рабочих вентилей модуля "0 " (фиг, 26, в) многоячейкавога инвертора. Из кривой формируемого напряжения UH на фиг,1 а, б видно, чта в формировании положительной (отрицательной) полуволны на выходе модуля "Оо" участвуют рабочие ключи V1> и V4> одной диагонали, а в формировании отрицательной (положительнойй соответствен но) иолу вол н ы — рабочие ключи V2> и Ч31.

При этом видно, что для 0 < Ny < Nym сигнал управления рабочим ключом Ч1 (Ч21)опережает(с точки зрения происхождения событий в реальном времени) сигнал управления рабочим ключом V4i (ЧЗ1) на угол y= 180 — P, где P — угол горения соответствующей пары ключей. Для

Nym < Ny < 0 сигнал управления ключом

Ч11 (Ч21) запаздывает по отношению к сигналу управления ключом V4< (Ч31) на тот же угол y. ТTа кKи м оoб6р а з3оoмM, опережение и запаздывание определяется между тиристорами одноименной диагонали инверторного модуля относительно формируемого ею прямоугольника напряжения на выходе модуля, Поскольку коммутационные процессы в диагоналях и столбах инверторных ячеек происходят аналогично (с учетом сдвигов во времени), то все рабочие ключи инвертора можно разделить на группу опережающих и эапаздывающих.

Основным составным элементом каждого декодера(фиг,9) является неполный дешифратор, который легка выполняется на интегральном постоянном запоминающем устройстве объемом 2 х1 бит. Во избежание ложного несрабатывания декодера при скачкообразном изменении значения йу, соответствующем увеличению числа So или

S, (моменты К ЯК+2)к на фиг.1),содержимое ПЗУ в зависимости от значений

2 — разрядного адреса на его входе и ноК+2 меров инверторного столба (для инвертора по фиг.2 6) должно иметь вид, изображенный диаграммами фиг.12, Длина сектора, в ячейках которого записана логическая единица, соответствует максимально возможному изменению угла зажигания какого-либо ключа — на 90 эл.град. Помимо

ПЭУ 47 декодер (фиг.9) содержит формирователь 48 короткого импульса, одновибратор 49 беэ перезапуска и схему И 50.

Формировател ь 48. выдел яет передний фронт импульса на выходе дешифратора.

Узел иэ элементов 49 и 50 предохраняет от ложных срабатываний устройства при скачкообразных изменениях Му, соответствую30

35 щих уменьшению чисел Яь и Sc, Для этОГО одновибратор настроен на генерацию импульса длительностью И(4 (90 зл.град ), При появлении на выходе ПЗУ 47 высокого уровня на выходе формирователя 48 вырабатывается узкий импульс, который проходит на выхсд схемы И 50 и появляется на выходе декод ра. Спадагощим фоонтом узкого импульса aaã óñêàåTñÿ одновибратор 49 и эапоещает прохождение в дальнейшем в течение времени Ть/4 на выход декодера ложных импульсов, енерация которых может быть обусловлена cyà÷êoîîðýçíûì чменьшением числа Ъ или Бс в интервале, близком к моменту генерации истинного импульсного сигнала, Таким образом, г ри достижении числом

St или Sc, подаваемым на адресные входы всех декодеров 13...15, значения, совпадающего с адресом, по которому в ПЗУ 47 данного декодера записана логическая единица, на выходе декодера появляетсл узкий импульс, поступающий на тактовый вход соответствующего распределителя импульсов по рабо чим ключам одноименного инверторного столба. Распределитель выполнен на базе В-триггера, включенного в режим делителя частоты на два. Триггеры

16...18 переключаются по фронту каждого импульса, поступающего на их входы, а пары выходных управляющих сигналов образуются на прямом и инверсном выходах

D-триггера, Зтим обеспечивается работа ключей каждого одноименного столба в противофазе (диаграммы Ч1 и V2, i = 1,2, фиг. 1 2 в).

8 соответствии со схемой фиг. 2б на последовательно включенных вторичных обмотках суммирующего трансформатора образуется напряжение, форма KGTOpof o изобоажена на фиг.1. Диаграммы на интервале угла (К л;(K+2 ) соответствуют углу горения j3 =- 60 эл.град, поэтому прямоугольники напряжения, формируемые инверторными модулями, сдвинутыми на 60 эл.град, суммируясь, смыкаютсл. При увеличении угла горения (P > 30 ) форма напряжения становится двухступенчатой, Изменения знака сигнала управления Йу приводят к тому, что группы опережающих и запаздывающих ключей меняются местами и фаза формируемого выходного напряжения инвертора меняется на и ротивоположную (фиг. 1а, б), Следует отметить, что графические материалы на фиг.5, 6, 7 и IOи пояснения к ним приведены в качестве примера реализации соответствующих узлов на фиг.4, поэтому признаки, элементы и связи, отражающие функциональное содержание узлов 1, о, 13„.15, не входят в отличительную часть формулы, Технико-экономические преимущества предлагаемого способа по сравнению с прототипом заключаются в следующем, В устройстве-прототипе, реализующем способ, для расширения диапазона регулирования до 360 an, град в соответствии со способом необходимо формировать треугольный опорный сигнал на соответствующем интервале 0 — 360 эл,град, причем, поскольку основной операцией способа является сравнение непрерывно изменяющихся кодов (Ny и No<). то для случая и-ячейкового инвертора необходимо иметь либо и источников опорного сигнала (ИОС). либо п многовходовых цифровых схем сравнения (ЦСС), Устройство управления в этом случае будет обладать существенной избыточноcTbK) иэ-за многоканальности ИОС или ЦСС и вследствие этого невысокой надежностью, Кроме того, для того, чтобы реализовать произвольный сдвиг между векторами напряжений, формируемыми отдельными инверторными ячейками, необходимо изменить схему кольцево|о распределителя импульсов. При предлагаемом способе операция сравнения производится с фиксированными числами (декодирование), причем изменить сдвиги между векторами напряжений ячеек можно путем выбора со- ответствующих фиксированных чисел (адресных) секторов, т,е, изменить содержимое

ПЗУ соответствующего декодера (фиг,9).

Предлагаемый способ обеспечивает высокую степень симметрии управляющих импульсов инвертора в установившихся и переходных режимах (в том числе и в составе системы электропитания из нескольких совместно работающих преобразователей) и возможность реверса фазы по сигналу задания от ведущего источника, Использование цифровых методов ооработки информации при реализации способа гарантирует высокую псмехоустойчивость "„анала передачи и стабильность формируемых сигналов.

Формула изобретения

Способ цифрового управления многофазным инвертором, согласно которому в интервале 180 эл, град формируют опорный линейно изменяющийся сигнал, непрерывно сравнивают его с сигналом управления и в моменты равенства указанных сигналов формируют импульсные сигналы для зажигания соответствующих рабочих ключей инвертора, о т л и ч - e шийся тем. что, с целью расширения диапазона регулирования и функциональных возможностей управляемого инвертора за счет обеспечения

1683154

14 режима регулирования фазы колебаний выходного напряжения инвертора относительно внешнего управляющего синхросигнала, опорный линейно нарастающий сигнал формируют втечение времени, равного периоду 5 выходного напряжения инвертора, непрерывно производят вычитание сигнала управления из опорного линейно нарастающего сигнала и по величине полученной разности определяют моменты за- 10 жигания соответствующих опережающих (запаздывающих) рабочих ключей многофазного инвертора при положительных значениях управляющего сигнала

О (отрицательных значениях управляющего сигнала, т.е, при реверсе выходного напряжения), непрерывно суммируют опорный и управляющий сигналы и по величине полученной суммы определяют моменты зажигания запаздывающих (опережающих) рабочих ключей многофазного инвертора при положительных (отрицательных) значениях управляющего сигнала, причем фазу опорного линейно изменяющегося сигнала определяют пропорционально начальному сдвигу фаз между внешним управляющим синхросигналом и выходным напряжением инвертора, 1683154 Lid

+ Ud иг 5

1683154

1683154

1683154

1едиш ии) едгиыи

1683154

73

7о

71

78

79

8f

82

83

Я р8

03Ч шесвиай ааиричные чыпа, Щ

<Риг. /2

Составитель О. Парфенова

Редактор О. Юрковецкая Техред М.Моргентал Корректор M. Максимишинец — — — -4—

Заказ 3420 Тираж Подписное

ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР

113035, Москва. Ж-З5, Раушская наб., 4/5

Производственно-издательский комбинат "Патент", r. Ужгород, ул.Гагарина, 101