Цифроаналоговый преобразователь с автокалибровкой

 

Изобретение относится к автоматике и вычислительной технике и может быть использовано в системах преобразования цифровой информации в аналоговую, в частности в системах цифроаналогового телевидения . Цель изобретения - повышение точности и быстродействия преобразования . Цифроаналоговый преобразователь с автокалибровкой содержит формирователь 1 кодов, первый регистр 2, мультиплексор 3, блок 4 управления, первый преобразователь 5 кода в напряжение, интегратор б, первый коммутатор 7, сумматор 8, выполненный в виде усилителя 9 и устройства 10 выборки и хранения,источник 11 опорного напряжения, второй коммутатор 12, устройство 13 выборки и хранения, второй регистр 14, блок 15 выработки сигнала коррекции, счетчик 16 импульсов, второй преобразователь 17 кода в напряжение, первый 18 и второй 19 аттенюаторы. Положительный эффект обеспечивается за счет коррекции крутизн ы, погрешности нелинейности и смещения характеристики преобразования, а также за счет выполнения оперативного запоминающего устройства многоканальным , 5 з.п.ф-лы, 6 ил., 3 табл С

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК (si) s Н 03 М 1/66

ГОСУДАРСТВЕННЫЙ КОМИТЕТ

ПО ИЗОБРЕТЕНИЯМ И ОТКРЫТИЯМ

ПРИ ГКНТ СССР

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ (21) 4630641/24 (22) 17.01,89 (46) 07,10.91. Бюл. ¹ 37 (72) В,Т.Басий (53) 681.325 (088.8) (56) Авторское свидетельство СССР № 1029408, кл. Н 03 М 1/66,,1982.

Авторское свидетельство СССР ¹

1594699, кл, Н 03 M 1/бб, 1988. (54) ЦИФРОАНАЛОГОВЫЙ ПРЕОБРАЗОВАТЕЛЬ С АВТОКАЛИБРОВКОЙ (57) Изобретение относится к автоматике и вычислительной технике и может быть использовано в системах преобразования цифровой информации в аналоговую, в частности в системах цифроаналогового телевидения, Цель изобретения -- повышение точности и быстродействия преобразования. Цифроаналоговый преобразователь с

„„5U„„1683176 А1 автокалибровкой содержит формирователь

1 кодов, первый регистр 2, мультиплексор 3, блок 4 управления, первый преобразователь 5 кода в напряжение, интегратор 6, первый коммутатор 7, сумматор 8, выполненный в виде усилителя 9 и устройства 10 выборки и хранения, источник 11 опорного напряжения, второй коммутатор 12, устройство 13 выборки и хранения, второй регистр

14, блок 15 выработки сигнала коррекции, счетчик 16 импульсов, второй преобразователь 17 кода в напряжение, первый 18 и второй 19 аттенюаторы. Положительный эффект обеспечивается за счет коррекции крутизны, погрешности нелинейности и смещения характеристики преобразования, а также за счет выйолнения оперативного запоминающего устройства многоканальным. 5 з,п,ф-лы, 6 ил., 3 табл, 1683176

Изобретение относится к автоматике и вычислительной технике и может быть использовано в системах преобразования цифровой информации в аналоговую, в частности в системах цифрового телевидения, Цель изобретения — повышение точности и быстродействия преобразования, На фиг.1 представлена структурная схема цифроаналогового преобразователя с автокалибровкой; на,фиг.2 — структурная схема блока выработки сигнала коррекции; на фиг.3 — структурная схема блока управления; на фиг.4 — структурная схема оперативного запоминающего устройства; на фиг,5-структурная схема мультиплексора; на фиг.6 — временные диаграммы, поясняющие работу цифроаналогового преобразователя.

Цифроаналоговый преобразователь с ав1окалибровкой (фиг.1) содержит формирователь 1 кодов, первый регистр 2, мультиплексор 3, блок 4 управления, первый преобразователь 5 кода в напряжение, интегратор 6, первый коммутатор 7, сумматор

8, выполненный в виде усилителя 9 и устройства 10 выборки и хранения, источник 11 опорного напряжения, второй коммутатор

12, устройство 13 выборки и хранения, второй регистр 14 блок 15 выработки сигнала коррекции, счетчик 16 импульсов, второй преобразователь 17 кода в напряжение, первый 18 и второй l9 аттенюаторы, Блок 15 выработки сигнала коррекции (фиг.2) выполнен в виде оперативного запоминающего устройства 20, первого 21 и второго 22 преобразователей уровня, первого

23 и второго 24 регистров, первого 25 и второго 26 преобразователей кода в напряжение, первого 27 и второго 28 аттенюаторов, постоянного запоминающего устройства 29, аналогового компаратора 30, коммутатора 31, регистра 32 последовательного приближения и блока 33 задержки, Блок 4 управления (фиг,3) выполне в виде первого 34 и второго 35 счетчиков, импульсов, логического устройства 36, первого

37 и второго 38 дешифраторов, элемента И вЂ” НЕ 39, постоянного запоминающего устройства 40 и счетного устройства 41.

Оперативное запоминающее устройство 20 (фиг,4) выполнено в виде и каналов памяти, каждый из которых содержит регистр 42 адреса, блок 43 памяти и регистр

44, а также дешифратора 45, мультиплексора 46, демультиплексора 47 и элемента HE

48.

Мультиплексор 3 (фиг.5) выполнен в виде первого 49 и второго 50 регистров и регистра 51 сдвига, 20 ном коде, и синхронный с ним тактовый импульс Т (фиг,бб), Последовательность выборок записывается в первый регистр 2 и с его выхода поступает на блок 15 выработки сигнала коррекции (БВСК) и мультиплексор

3, В основном канале цифроаналогового преобразователя сигнала с выхода мультиплексора 3 поступает на первый преобразова.тель 5 кода в напряжение (ПКН).

Аналоговое напряжение с выхода ПКН 5 нормируется по уровню вторым аттенюатором 19 и поступает на четвертый вход сумматора 8, где усиливается по току усилителем 9, Усилитель 9 осуществляет алгебраическое суммирование сигнала основного канала цифроаналогового преобразователя с сигналом сдвига, поступающим с выхода первого аттенюатора l8, и сигналом коррекции нелинейности и смещения, который формируется в канале коррекции и поступает на первый вход усилителя 9, Для формирования корректирующего сигнала цифровой код с выхода первого регистра 2 поступает также на адресные входы оперативного запоминающего устройства (ОЗУ) 20 БВСК 15 (фиг,2). ОЗУ 20 в данном режиме работает на считывание и в нем хранится таблица кодов коррекции (например., для 12-разрядного входного кода корректирующий код имеет 8 разрядов).

Цифровой поток кодов коррекции синхронно с цифровым потоком основного канала (мультиплексор 3 помимо регистров 49 и 50 содержит для выравнивания задержек обоих каналов регистр 51 сдвига, фиг,5) поступает через первый преобразователь 21 уровня и первый регистр 23 на ПКН, 25 и далее через аттенюатор 27 — на второй выход БВСК 15.

На третий вход усилителя 9 (фиг.1) с выхода интегратора 6 через первый аттенюатор 18 поступает сигнал сдвига. Величины сигналов коррекции и сдвига с помощью

Преобразователь работает следующим образом, Цифроаналоговый преобразователь имеет два режима работы, режим цифроаналогового преобразования и режим автокалибровки

Режим цифроаналогового преобразова ния начинается по заднему фронту импульса (фиг.бд), расположенного внутри

10 строчного синхроимпульса (фиг,6в) и заканчивается по переднему фронту следующего импульса (фиг.бд), а также длится в течение кадрового гасящего импульса (КГИ), На входную шину преобразуемого кода поступает цифровой поток телевизионного сигнала, представляющий собой последовательность выборок в параллельном двоич1683176

35

50 аттенюаторов задаются такими, чтобы динамический диапазон сигнала коррекции с некоторым запасом превышал суммарную погрешность нелинейности и смещения основного канала в рабочем диапазоне температур и временных нестабильностей, а также чтобы значения сигналов коррекции с выхода канала коррекции были однополярны, Устройство 10 выборки и хранения (УВХ), входящее в состав сумматора 8, осуществляет выборку выходного сигнала усилителя 9, устраняя выбросы ПКН 5 и 23.

Поскольку для выработки сигнала коррекции используется выходной сигнал УВХ 10, то дискретный во времени телевизионный сигнал на выходе УВХ 10 не содержит погрешности нелинейности и смещения, а также погрешности от выбросов ПКН, Сигнал с выхода УВХ 10 через открытый коммутатор

12 поступает на выходную шину.цифроаналогового преобразователя.

Для обеспечения режима цифроаналогового преобразования блок 4 управления вырабатывает на своих выходах сигналы, и ри веден н ые в табл.1.

Режим самоблокировки крутизны преобразования осуществляется в момент действия строчногосинхроимпульса в пределах длительности импульса, показанного на фиг,бд. На первый — четвертый управляю-. щие входы цифроаналогового преобразователя поступают соответственно сигналы строчного синхроимпульса (фиг,6в), инвертированные кадровые гасящие импульсы, тактовые импульсы 12 и T1(фиг,6б и 6а). Под воздействием этих сигналоз БУ 4 вырабатывает на "âîèõ выходах сигналы, приведенные в табл.2.

Коммутатор 7, управляемый сигналами

БУ 4, пропускает на вход интегратора 6 поочередно одну (от источника 11 опорного напряжения ИОН) и восемь "порций" тестового напряжения с выхода усилителя 9 длительностью, соответствующей сигналу фиг.бж (длительность одной "порции", сформированного в результате воздействия на вход ПКН 5 тестового кода с выхода формирователя 1 кодов в течение действия сигнала (фиг.6е).

В случае, когда амплитуда тестового сигнала на выходе усилителя 9 равна 1/8 от выходного сигнала ИОН 11, на выходе интегратора 6 не изменится уровень сигнала, в противном случае в результате действия отрицательной обратной связи по цепи выход интегратора 6 — блоки 5,19 9 и 7 — вход интегратора 6 обеспечивается коррекция выходного напряжения интегратора 6., а следовательно, и крутизны преобразования

ПКН 5. На фиг.бз приведена временная диаграмма выходного сигнала усилителя 9 в момент действия строчного синхроимпульса с введенным тестовым сигналом, УВХ 13 на своем выходе хранит напряжение, соответствующее размаху строчного синхроимпульса, которое через коммутатор 12 поступает на выходную шину цифроаналогового преобразователя (фиг.6и).

В результате отключения всех активных источников сигналов от шины данных ее состояние определяется кодом, хранящимся в постоянном запоминающем устройстве 29

БВСК 15 и равным 10000000, что соответствует половине диапазона сигнала коррекции. При этом сигнал с выхода канала коррекции компенсирует сигнал сдвига.

Режим обновления кода коррекции нелинейности и смещения начинается по переднему фронту и заканчивается по заднему фронту сигнала фиг.4д при условии, что на первом выходе БУ 4 присутствует "Лог,"0".

В этом режиме обеспечивается первоначально после включения устройства формирование, а затем уточнение таблицы корректирующихся кодов в ОЗУ 20, БУ 4 в этом режиме формирует на своих выходах сигналы, приведенные в табл.3.

Цифровой эквивалент напряжения калибровки = выхода счетчика 16 через второй регистр 14 поступает в основной канал (блоки 3,5,19,9 и 10), где преобразуется в напряжение. и в канал коррекции (ОЗУ 20), где используешься в качестве адреса ячейки, в которую будет записан уточненный код коррекции, Выходы ОЗУ 20 в начале цикла коррекции находятся в третьем состоянии.

Источником сигнала для шины данных

БВСК 15 является регистр 32 последовательных приближений, который осуществляет цикл старт-стопного преобразования в течение девяти строчных синхроимпульсов.

Формируемый в этом регистре код через коммутатор 31 и блоки 21 и 23 поступает на

ПКН 25, выходной сигнал которого через аттенюатор 27 (фиг,2;:, усилитель 9, УВХ 10 (фиг.1} поступает на второй информационный вход компаратора 30(фиг.2), на первый вход которого поступает сигнал с выхода

ПКН l7, Запись кода в регистр 23 осуществляется выходным сигналом второго преобоазователя 22 уровня, Выходной сигнал компаратора 30 является входным информационным сигналом регистра 32 последовательного приближения, В десятом интервале строчного синхроимпульса производится запись кода с выхода регистра 32 последовательного приближения у 03У 20 по адресу, соответствующему цифровому эквиваленту напряжения

1683176 калибровки, Запись осуществляется сигналом с пятого выхода БУ 4, На этом заканчивается цикл формирования кода коррекции в ячейке ОЗУ 20 по выбранному адресу, ОЗУ 20 (фиг.4) работает следующим об- 5 разом.

Для повышения быстродействия цифроаналогового преобразователя ОЗУ 20 выполнено в виде N параллельных каналов памяти. Младшие S разрядов (S=-!оцгй) с 1

R-разрядного адресного кода ОЗУ 20 поступают на дешифратор 45, стробируемый тактовым сигналом Т2 (фиг.бб), На выходе, соответствующем входному коду дешифратора 45, формируется инвертированный импульс Тр, с помощью которого в регистр 42 адреса соответствующего канала памяти за" писывается адрес ячейки блока 43 памяти, соответствующий (R — S) разрядам входного кода дешифратора 45. Код младших Я раз- 2 рядов формируется при расчете цифрового потока телевизионного сигнала TGl<, что импульс Т с выхода дешифратора 45 поочередно опрашивает все К каналов памяти ОЗУ

20, При этом, для S=2 N=4 цикл считывания

ОЗУ 20 может быть выбран в четыре раза меньше цикла считывания ОЗУ с одноканальной организацией, Через четыре цикла считывания импульс Т появляется вновь на описанном выше выходе дешифратора 45 и фиксирует в регистре 44 данные, выбранные из блока

43 памяти по адресу, "àïèñàííîìó в начале цикла считывания в регистр 42, Через от-, крытые (для этого канала памяти) информационные входы мультиплексора 46 выбранные данные поступают на вход — выходы ОЗУ 20.

В режиме записи в ОЗУ 20 код с вхсдвыходов ОЗУ поступает через мультиплексор 47 на соответствующий канал памяти (вход-выходы блока 43 памяти) и записывается в ячейку памяти по адресу, хранящемуся в регистре 42 адреса. Выбор режим": считывания или записи осуществляется сигналом с первого управляющего входа ОЗУ

20, поступающего на управляющий вход мультиплексора 46 непосредственно, а на демультиплексор 47 — через элемент HF 48.

Для сокращения объема памяти ОЗУ 20 при расчете цифрово-îпоток,а сигнала производят вычитание S-разрядного кода из Rразрядного кода, определяющего форму теплоизоляционного сигнала. При этом Sразрядный код формируется таким образом, чтобы S младших разрядов R-разрядного кода последовательно принимали значения

0,1,...,N в двоичном коде, обеспечивая таким образом последовательное обращение к каналам памяти ОЗУ 20, Восстановление аналогоного сигнала производится формированием аналогового сигнала из S-разрядного кода и сложением его с соответствующим масштабом с сигналом ПКН 5, Для этого в БВСК 15 (фиг.2) вводятся блок 33 задержки, второй регистр 24, второй ПКН 26 и второй аттенюатор 28. Сигнал с выхода последнего блока поступает на второй вход усилителя 9, Блок

33 задержки обеспечивает компенсацию за0 держки ОЗУ 20 и тактируется сигналом Т1 (фиг,ба).

Блок 4 управления(фиг.3) формирует необходимые сигналы для регламентации работы цифроаналогового преобразователя в !

5 целом, На выходе счетного устройства 41 в результате воздействия на его входы сигна1ов Т1 и Т2 и строчных GMHxpoNMflYëüño формируется двоичная последовательность кодов, синхронная с сигналом Т1, длитель.0 ность которой превышаетдлительность сигнала строчного синхроимпульса (ССИ), Первый дешифратор 37 путем дешифрации кодов с выхода счетного устройства 41 с использованием сигнала Т2 формирует на

25 своих выходах лмпульсные сигналы г,д,е,ж, (фиг,4г-ж). Логическое устройство 36 путем обработки сигналов е,ж, а также сигналов с,к,л,м с выходов второго счетчика 35 и второго дешифратора 38 формирует остальные

30 выходные сигналы BY 4, Логическое устройство 36 реализуется по следующему алгоритму;

Вых,1 слд Вых. 5 соКАК

Вых,2 .сяжлк сл ж л

35 Вых,3 Ь,елм Вых 6 д (еис) с лж (мгл) сне

Вых.4 дед с Вых. 7 с код

Бых.8 с л м) ц где У;А — символы логических операций ИЛИ и

40 И соответственно.

Сигнал (фиг.бв) с выхода элемента И—

НЕ 39 поступает на тактовый вхсд первого (реверсивного) счетчика 34 импульсов, работающего в режиме вычитания с загрузкой

45 кода предустановки с выхода ПЗУ.40, Для этого импульс "Заем", возникающий при совпадении нулевого состояния на всех выходах nepaoro счетчика 34 с выходным сигналом элемента И- HE 39, подается на вход

50 разрешения записи кода предустановки с выхода ПЗУ 40. Последний под воздействием сигналов с первого и второго выходов второго счетчика 35 импульсов, поступающих на его адресный вход, обеспечивает на

55 своих выходах следующие коды: с=1 код

ПЗУ-1000 (число 8), а при с--0 код ПЗУ=1001 (число 9), Второй дешифратор 38, стробируемый сигналом КГИ, формирует на своих выходах (при с=0) следующие сигналы: м— состояние счетчика 34 соответствует числу 9

1683176

10 (одна ТБ строка), л — состояние счетчика 34 соответствует числам 8,.„,2,1 (восемь ТВ строк); к — состояние счетчика 34 соответствует числу 0 (одна TB строка). Эти сигналы совместно с сигналом с используются для формирования соответствующих сигналов, Положительный аффект в цифроаналоговом преобразователе обеспечивается за счет обеспечения коррекции крутизны преобразования, коррекции погрешности нелинейности характеристик преобразования и смещения, а также за счет выполнения блоva ОЗУ 20 многоканальным.

Формула изобретения

1, Цифроаналоговый преобразователь с автокалибровкой, содержащий источник опорного напряжения, сумматор, первый и второй преобразователи кода в напряжение, управляющие входы первого из которых подключены к соответствующим выходам мультиплексора, первый и вторые информационные входы которого подключены соответственно к соответствующим выходам формирователя кодов и первого регистра, информационные входы которого являются входной шиной преобразуемого кода, второй регистр, первый и второй управляющие входы которого соединены соответственно с первым и вторым выходами блока управления, третий, четвертый и пятый выходы которого соединены соответственно с первым, вторым и третьим управляющими входами блока выработки сигнала коррекции, первый и второй входы блока управления являются первой и второй входными управляющими шинами, о т л и ч а ю шийся тем, что, с целью повышения точности и быстродействия преобразователя, в него введены интегратор, первый и второй аттенюаторы, первый и второй коммутаторы, устройство выбсрки и хранения и счетчик импульсов, выходы которого соединены с соответствующимл информационными входами второго регистра и с соответствующими входами группы управляющих входов второго преобразователя кода в напряжение, выход которого соединен с первым информационным входом блока выработки сигнала коррекции, вход опорного напряжения объединен с входами опорного напряжения блока выработки сигнала коррекции и первого преобразователя кода в напряжение, с входом первого аттенюатора и подключен к выходу интегратора, вход которого соединен с выходом первого коммутатора, управляющие входы которого подключены к соответствующим выходам первой группы выходов блока управления, а первый и втОрОй информационные входы подключены соответственно к выходу ис5

45 точника опорного напряжения и к первому выходу сумматора, первый — четвертый информационные входы которого соединены соответственно с первым и вторым выходами блока выработки сигнала коррекции, с выходом первого an.енюатора и через второй аттенюатор — с выходом первого преобразователя кода в напряжение, управляющий вход сумматора объединен с управляющим входом второго преобразователя кода в напряжение, с четвертым управляющим входом блока выработки сигнала коррекции, с третьим входом блока управления и является третьей входной управляющей шиной, второй выход сумматора соединен с информационным входом устройства выборки и хранения, вторым информационным входом блока выработки сигнала коррекции и первым инфотел ;:„. по: ным входом второго коммутатора, управляющий вход которого подключен к шестому выходу блока управления, выход является выходной шиной, а второй информационный вход подключен к выходу устройства выборки и хранения, управляющий вход которого подключен к седьмому выходу блока управления, выходы второй группы выходов которого соединены с соответствующими входами группы управляющих входов мультиплексора, управляющий вход которого объединен с четвертым входом блока управления, с пятым управляющим входом блока выработки сигнала коррекции и является четвертой входной управляющей шиной, восьмой и девятый выходы и выходы третьей группы выходов блока управления соединены соответственно к тактовым входом счетчика импульсов, с управляющим входом первого регистра и соответствующими входами группы управляющих входов блока выработки сигнала коррекции, шестой управляющий вход ко-оро:-о объединен с вторым управляющим входом второго регистра, выходы которого Объединены с соответствующими выходами первого регистра и подключены к соответствующим входам группы инфсрмационных входов блока выработки сигнала коррекции.

2. Преобразователь по п.1, о т л и ч а ю шийся тем, что сумматор выполнен в виде устройства выборки и хранения и усилителя, первый — четвертый входь, которого являются соответственно первым - четвертым информационными входами сумматора, выход усилителя соединен с информационным входом устройства выборки и хранения и является первым выходом сумматора, выход и управляющий вход устройства выборки и хранения являются соответственно вторым входом и управляющим входом сумматора, 3. Преобразователь по п.1, о т л и ч а ю шийся тем, что блок выработки сигнала коррекции выполнен в виде постоянного и оперативного запоминающих устройств, первого и второго регистров, первого и второго преобразователей кода в напряжение, первого и второго аттенюаторов, первого и второго преобразователей уровня, блока задержки, коммутатора, регистра последовательного приближения и аналогового компаратора, первый и второй информационные и управляющий входы которого являются соответственно первым и вторым информационными и вторым управляющим входами блока, выход аналогового компаратора соединен с информационным вхоя,ом регистра последовательного приближения, управляющие входы которого являются группой управляющих входов блока, а выходы через коммутатор объединены с соответствующими выходами постоянного запоминающего устройства, с соответствующими вход-выходами оперативного заломинающего устройства и через первый преобразователь уровня соединены с соответствующими входами первого регистра, управляющий вход которого подключен к выходу второго преобразователя уровня, а выходы соединены с соответствующими управляющими входами первого преобразователя кода в напряжение, вход опорного напряжения которого объединен с одноименным входом второго преобразователя кода в напряжение и является одноименным входом блока, вход второго преобразователя уровня, являющийся пятым управляющим входом блока, объединен с управляющими входами блока задержки и второго регистра, выходы последнего из которых соединены с соответствующими входами второго преобразователя кода в напряжение, а информационные входы подключены к соответствующим выходам блока задержки, информационные входы которого объединены с соответствующими адресными входами оперативного запоминающего устройства -и являются соответствующими входами группы информационных входов блока, первый, второй и третий упоавляющие входы оперативного запоминающего устройства являются соответственно первым, третьим и четвертым управляющими входами блока, входы первого и второго аттенюаторов соединены с выходами соответственно первого и второ-о преобразователей кода в напряжение, а выходы являются соответственно вторым и первым выходами блока, управляющий вход коммутатора является шестым управляющим входом блока, 4. Преобразователь по п.1, о т л и ч а ю шийся тем, что блок управления выполнен

5 в виде логического устройства первого и второго счетчиков импульсов, первого и второго дешифраторов, постоянного запоми-. нающего устройства, элемента И вЂ” НЕ и счетного устройства, первый, второй и тре10 тий входы которого являются соответственно первым, третьим и четвертым входами блока, а выходы соединены с соответствующими информационными входами первого дешифратора, управляющий вход которого

15 объединен с вторым входом счетного устройства, а первый и второй выходы соединены соответственно с первым и вторым входами логического устройства, третий, четвертый и пятый входы которого подклю20 чены соответственно к первому, второму и третьему выходам второго дешифратора, информационные входы которого подключены к выходам соответствующих разрядов первого счетчика импульсов, а управляю25 щий вход, являющийся вторым входом блока, объединен с первым входом элемента И вЂ” НЕ, второй вход которого объединен с первым входом счетного устройства, а выход соединен с тактовым входом первого

30 счетчика импульсов, информационные входы которого подключены к соответствующим выходам постоянного запоминающего устройства, а выxîä переполнения соединен со своим входом разрешения записи и

35 с тактовым входом второго счетчика импульсов, первый выход которого, являющийся восьмым выходом блока, соединен с первым входом постоянного запоминающего устройства, второй выход второго счетчика

40 импульсов, являющийся первым выходом блока, соединен с вторым входом постоянного запоминающего устройства и с шестым входом логического устройства, выходы с первого l10 BOCbMOA KOTOj30f о AB T COOT

45 ветственно вторым, пятым, третьей группой, шестым, первой группой, второй группой, третьим и четвертым выходами блока, седьмой вход логического устройства, являющийся девятым выходом блока, 50 подключен к третьему выходу первого дешифратора, четвертый выход которого является седьмым выходом блока, 5. Преобразователь по п.1, о т л и ч а ю шийся тем, что мультиплексор вь полнен

55 в виде регистра сдвига и первого и второго регистров,-информационные входы последних являются соответственно первыми и вторыми информационными входами мультиплексора, выходы первого регистра объединены соответствующими выходами

1683176

Т а б л н ц l !

Выкопы БУ 4

Наэначенне

Коммутатор 2 ввблокнрарлн. Интегратор 6 хранит точное э!сече!с!се опорного ссапрахснсся ллп !Х!!

1-л группа

Мультиплексор 3 трлчслнрует лрсабрлауамсеТ кол

2-я группа

3-я группе

Регистр 32 послелорлтальчаго прнблнленнл S. сСК 15 остановлен

tlервый

Второй

Осуществляется влннсь и регистр 14

Регистр 14 атхлючсн от вхалан блоков 3 с 15, коммутатор 31. БВСК !5 в разомкнутом растелили

ОЗУ 20 подключено к ысснс парны:;

Компаратор 30 БВСК 15 влбгакнрован

ОЗУ 20 находится в рекнме счнтыплння ннбормлцнн

Коммутатор 12 транслирует сигнал с выхалч УПХ 10

УВХ !3 раэонкнут w выхелу

Нв вход счетчика 16 поступают тактовые н:лл il!,cH

Выход регнстрв 2 подключен к блекли 3 н 15

Третий

Четвертый

Пятый

l;!естой

Сельмой

Восьмой

Певятый

Т л б и н ц а 2

Навнвченнг

Выходы BY 4

КамиУтатоР 4 ЗпРввлкетсл ссоачаРейсно па нсь5огсллсснонлын входам

1-л группа мультиплексор 3 полхлючен к выходу л5арслссракателя !

2"я группа

3-я группе

Регистр 32 последовательных лриблсскеснсйс ВПСК

15 остановлен

Запись кода в регистр !4 не осуыестпляетсп

Первый

Второй

Выходы регистра 14 отключены ат входов блоков 3 н 15. Коммутатор,31 BBCB 15 в равомкт»тои состоянии

ОЗУ 20 отключено от инны ленных

Конпврвтор 30 БВСК !5 заблокирован

ОЗУ 20 накопится в ревсоле счнтыванння

Коммутатор 12 трвнслнрует сигнал с выхола УВХ 13

УВХ 13 хранит сигнал сннхранчссульса

Нв вход счетчика 16 пастуссают тактовсле сллпульсы

Третий

Четвертый

Пятый

Шестой

Сельмой

Восьмой

Девятый

Выхолы регистре 2 отключены от вкопал блоков

3 н 15 второго регистра и соединены с соответствующими информационными входами регистра сдвига, управляющий вход которого объединен с первыми управляющими входами первого и второго регистров и является управляющим входом мультиплексора, вторые управляющие входы первого и второго регистров являются соответственно первым и вторым управляющими входами группы управляющих входов мультиплексора, 6. Преобразователь по пп.1 и 3, о т л и ч а ю шийся тем, что оперативное запоминающее устройство выполнено в виде N каналов памяти, каждый из которых состоит из последовательно соединенных регистра адреса, блока памяти и регистра, а также дешифратора, мультиплексора, демультиплексора и элемента НЕ, выход которого соединен с управляющим входом демультиплексора, а вход, являющийся первым управляющим входом оперативного запоминающего устройства, объединен с управляющим входом мультиплексора, выходы которого соединены с соответствующими информационными входами демультиплексора и являются вход-выходами оперативного запоминающего устройства, адресные входы мульти5 плексора объединены с соответствующими адресными входами демультиплексора, дешифратора, t4 регистров адреса и являются адресными входами оперативного запоминающего устройства, выходы N групп выхо10 дов демультиплексора соединены с . соответствующими вход-выходами соответствующих блоков памяти, управляющий вход i-го блока памяти объединен с управляющими входами остальных блоков памяти и

15 является вторым управляющим входом оперативного запоминающего устройства, управляющий вход I-ro регистра объединен с управляющим входом i-го регистра адреса и подключен к i-му выходу дешифратора, уп20 равляющий вход которого является третьим управляющим входом оперативного sanoминающего устройства, выходы i-го регистра объединены с соответствующими входами i-x входов мультиплексора.

1683176

Таблица 3

Выходы БУ 4

Назначение

1-я группа

Иультиппексор 3 подключен к выходу регистра 14

Регистр 32 БВСК 15 работает в режиме стартстопного преобразования

2-я группа

3-я группа

Осуществляется зались кода счетчика 16 в регистр 14

Первый

Выходы регистра 14 подключены к входам блоков 3 и

15. Коммутатор 31 БВСК 15 в замкнутом состоянии

Второй

Третий

Четвертый

ОЗУ 20 в режиме "Считывание" с переходом в режим

"Запись"

Пятый

Коммутатор 12 транслирует сигнал с выхода УВХ 13

УВХ 13 в режиме хранения уровня синхроимпульса

На вход счетчика 1G поступают тактовые импульсы

Регистр 2 отключен от входов блоков 3 и 15

Гр. напр дходод

1цп)э. Ц РЦппЙ и р.

Юходо8

Шестой

Седьмой

ВосьМой

Девятый

Коммутатор 7 заблокирован по обоим входам

ОЗУ 20 отключено от шины данных

Компаратор 30 БВСК 15 в рабочем состоянии иааф.Уход им4>. Йод

3683176

1683176

1683176 е) u) Составитель О.Геллер

Техред M.Моргентал Корректор М,Пожо

Редактор Е.Папп

Производственно-издательский комбинат "Патент", г. Ужгород, ул. Гагарина, 101

Заказ 3422 Тираж Подписное

ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР

113035, Москва, Ж-35, Раушская наб„4/5