Устройство для формирования моделей

 

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК (si)s G 06 F 15/20

ГОСУДАРСТВЕ ННЫЙ КОМИТЕТ

ПО ИЗОБРЕТЕНИЯМ И ОТКРЫТИЯМ

ПРИ ГКНТ СССР

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ (61) 1605249 (21) 4738648/24 (22) 18.09.89 (46) 23.10,91. Бюл. № 39 (72) В.Ю.Анисимов, И.Х,Галичзянов, А. Г, Шевчик, И.Ю. Еськин и Ю.Л. Кулайчук (53) 681.3(088.8) (56) Авторское свидетельство СССР

¹ 1605249, кл. G 06 F 15/20, 1988 (заявка №

4485962/24 от 22.ООМА с положительным решением), (54) УСТРОЙСТВО ДЛЯ ФОРМИРОВАНИЯ

МОДЕЛЕЙ (57) Изобретение относится к вычислительной технике и может быть использовано для

Изобретение относится к вычислительной технике и может быть использовано для автоматизации процессов проектирования функциональных узлов из отдельных функциональных преобразователей.

Цель изобретения — расширение области применения за счет обеспечения возможности снятия ограничений на воэможность использования в модели подмоделей с общими выходами.

На чертеже представлена структурная схема устройства.

Устройство содержит вход 1 пуска устройства, выход 2 признака окончания работы устройства, генератор 3 тактовых импульсов, элемент задержки 4, счетчик 5, элемент И 6, элемент 7 задержки, дешифратор 8, элемент И 9, элементы ИЛИ 10, 11, элементы 12, 13 задержки, блоки 14--16 стековой памяти, регистры 17, 18, схему 19 сравнения, одновибратор 20. элемент 21 задержки, элемент И 22, блоки 23. 24 памяти, „„ 4,, „1б86456 А2 автоматизации процессов проектирования функциональных узлов из отдельных функциональных преобразователей. Целью изобретения является расширение области применения за счет обеспечения возможности снятия ограничений на воэможность использования в модели подмоделей с общими выходами, Для этого в устройство введены блок памяти, дешифраторы, регистр, группы элементов И, с помощью которых реализуется рекуррентный алгоритм построения набора функциональных преобразователей по заданным входным и выходным параметрам функционального узла и с учетом ограничений на возможности компо. новки такого набора. 1 ил, группы элементов И 25, 26, вычитатель 27, группы элементов ИЛИ 28, 29, схему 30 сравнения, второй дешифратор 31, пятую группу элементов И 32, третий регистр 33, третью и четвертую группы элементов И 34 и 35, третий дешифратор 36 и третий блок .памяти 37, выходы которого соединены с третьей группой входов второй группы элементов И 26, выходы дешифратора 8 соединены с первыми группами входов третьей и четвертой групп элементов И 34 и 35, выходы блока стековой памяти 14 через второй дешифратор 31 соединены с первой группой входов пятой группы элементов И 32, вторая группа входов которой соединена с выходом одновибратора 20. а выходы соединены с входами сброса разрядов регистра

33, входы установки разрядов которого соединены с выходами четвертой группы элементов И 34, а выходы через третий дешифратор 36 соединены с адресными входами третьего блока памяти 37 и соеди1686456 модели входит подмодель 0>, то включение подмоделей 0г и 0з не ухудшает полученных результатов, Поэтому ограничение на совместное использование подмоделей Ui и Uz, U> и 0з можно снять, если только у них нет еще каких-нибудь общих выходных параметров, Пусть S V — искомое множество подмоделей, составляющих заданную модель, а S (S V) — подмножество уже отобранных подмоделей. Тогда можно сформировать (причем заранее) множество

R = R(S) параметров, на которые снято ограничение, связанное с требованием однозначности преобразования. Подмодель U можно включить в S только тогда, когда выполняются следующие условия; (1. + 0 О,) Quc R(S), (1) 1, ь

QsAQu 8Р (2)

При этом определяются новые значения SиОэ

S S+ (U), О 3 -+ Qa + Iu - Qu, (3) (4) 35

50 нены с второй группой входов четвертой группы элементов И 35, выходы которой соединены с дополнительными входами второго элемента ИЛИ 11, вторая группа входов третьей группы элементов И 34 сое- 5 динена с выходом второго элемента И 9.

Устройство работает следующим образом.

Пусть имеется множество V подмоделей, каждая из которых описывается множе- 10 ством 1 входных параметров и множеством

Qu выходных параметров (uk V).

Цель устройства — по заданным множествам входных параметров 13 и выходных параметров С4 сформировать такой набор 15 подмоделей, последовательная работа которых реализовала бы требуемое преобразование множества 4 в множество Qs

Имеется дополнительное ограничение, связанное с требованием однозначности пре- 20 образования. В случае, когда точность получения результатов в каждой из подмоделей сравнима, ни один из параметров не должен определяться в процессе преобразований более чем один раз. Это влечет.:25 запрет на включение в модель подмоделей хотя бы с одним общим выходным параметром. Однако, если точность получаемых в подмоделях значений параметров различна, то(в ряде случаев), такой запрет может 30 быть снят. Например, модель 01 определяет значение параметра Х с ошибкой d >, а модели 0г и 0з — с ошибкой dz и бз, причем дЖ

«d1 и сIз «d<, Если в состав формируемой

Условием успешного завершения работы является выполнение на одном из шагов условия

1з 3Оз. (5)

Условие {1) можно привести. к эквивалентному виду

{ .+u, па.nR(s)= yl. (" с(<\ю \и где R(S) — отрицание множества R(S).

Блоки 1-30 работают, как в прототипе.

Сигналом начальной установки производится обнуление регистра З и запись в блок памяти 37 множества R{S). В регистре 33 хранится текущее множество отобранных подмоделей S. Дешифратор 36 производит выбор из блока памяти 37 соответствующего множества R(S).

Если на некотором шаге подмодель с номером и удовлетворяет условиям (1) и (2) и эта подмодель не входит в множество Б, тогда сигнал с выхода элемента И 9 проходит через п-й элемент И (34 - n) группы элементов И 34 и устанавливает и-й разряд регистра 33. До тех пор, пока подмодель с этим номером входит в S, íà и-м выходе группы элементов И 35 всякий раз будет единица, когда число на счетчике 5 равно п.

Этот сигнал, пройдя через элемент ИЛИ 11, запирает элемент И 9 и не позволяет включить подмодель с номером и в множество S второй раз, что предотвращает зацикливание устройства, При числе и на счетчике 5 и при текущем значении множества S, хранящемся в регистре 33, группа элементов И 26 и элемент ИЛИ 11 проверяют выполнение условия (1), а группа элементов И 25 и эле1 мент ИЛИ 10 — условия (2), Е1:ли ни для одной из моделей при текущем S условия (1) и (2) не выполнялись, то последняя присоединенная модель (пусть ее номер fj удаляется из S. При этом значение на счетчике устанавливается (, Сигнал с выхода одновибратора 20, пройдя через (32- )-й элемент

И группы элементов И 32, открытый потен) циалом на 1;м выходе дешифратора 31. сбрасывает (-й разряд регистра 33, Если модель сформировать не удается, то появляется сигнал на выходе элемента И 22, сигнал на выходе схемы сравнения 30 свидетельствует об успешном завершении работы устройства.

Формула изобретения

Устройство для формирования моделей поавт. св. ¹ 1605249, о тл и ч а ю щ е е с я тем, что, с целью расширения области применения засчетобеспечения возможностиснятия ограничений на возможность использования в модели подмоделей с общими выходами, дополнительно ведены второй и третий

168б456

Составитель Ю,Ланцов

Техред M.Ìoðãåíòàë

КоРРектоР, М.Шароши

Редактор Т.Шагова

Заказ 3599 Тираж Подписное

ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР

113035, Москва, Ж-35; Раушская наб„.4/5

Производственно-издательский комбинат "Патент", г. Ужгород, ул,Гагарина, 101 дешифраторы, третья, четвертая и пятая группы элементов И, третий регистр и третий блок памяти, выходы которого соединены с третьей группой входов второй группы элементов И, выходы первого блока стека- 5 вой памяти через второй дешифратор соединены с первой группой входов пятой группы элементов И, вторая группа входов которой соединена с выходом одновибратора, а выходы соединены с входами сброса 10 разрядов третьего регистра, входы установки разрядов которого соединены с выходами третьей группы элементов И, первая группа входов которой соединена с первой группой входов четвертой группы элементов И и выходами первого дешифратора, а вторая группа входов соединена с выходом второго элемента И, выходы третьего реги-стра через третий дешифратор соединены с адресными входами третьего блока памяти и второй группой входов четвертой группы элементов И, выходы которой соединены с дополнительными входами первого элемента ИЛИ.