Способ определения разности фаз электрических сигналов и устройство для его осуществления

 

Изобретение относится к радиоизмерительной технике и может быть использовано для контроля фазовых характеристик и электрических длин трактов устройств СВЧ различного назначения. С целью повышения точности измерения разности фаз на СВЧ в устройстве использовано импульсное регулирование входными управляемыми аттенюаторами 1 и 2 для получения равных амплитуд на входе фазового детектора 3. Импульсное регулирование синхронизируется и управляется блоком 7 синхронизации, блоком 5 управления и запоминающими блоками 8 и 9. В течение первого интервала времени с помощью блока 4 сравнения устанавливается амплитуда первого сигнала при запертом втором аттенюаторе 2 и запоминается управляющее напряжение в запоминающем блоке 8. В течение второго интервала времени аналогично устанавливается амплитуда второго сигнала при запертом первом аттенюаторе 1. Затем производятся измерения фазы с помощью отсчетного блока 6 при заданном опорном напряжении источника 10. 2 с.п. ф-лы, 7 ил. Ё

СОЮЗ COBETCVИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК (я)ю G 01 R 25/00

ГОСУДАРСТВЕННЫЙ КОМИТЕТ

ПО ИЗОБРЕТЕНИЯМ И ОТКРЫТИЯМ

ПРИ ГКНТ СССР

ОГ1ИСАНИЕ ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ (21) 4673419/21 (22) 03.04.89 (46) 30.10.91. Бюл. 3Ф 40 (72) С.Н.Рогачев и И.В.Зайкин (53) 621.317.77(088.8) (56) Авторское свидетельство СССР

N 596891, кл. G 01 R 25/00, 1976. (54) СПОСОБ ОПРЕДЕЛЕНИЯ РАЗНОСТИ

ФАЗ ЭЛЕКТРИЧЕСКИХ СИГНАЛОВ И УСТРОЙСТВО ДЛЯ ЕГО ОСУЩЕСТВЛЕНИЯ (57) Изобретение относится к радиоизмерительной технике и может быть использовано для контроля фазовых характеристик и электрических длин трактов устройств СВЧ различного назначения. С целью повышения точности измерения разности фаз на СВЧ в устройстве использовано импульсное регулирование входными управляемыми атте!

Ж, 1688188 А1 нюаторами 1 и 2 для получения равных амплитуд на входе фазового детектора 3. Импульсное регулирование синхрониэируется и управляется блоком 7 синхронизации, блоком 5 управления и запоминающими блоками 8 и 9. В течение первого интер. вала времени с помощью блока 4 сравнения устанавливается амплитуда первого сигнала при запертом втором а тенюаторе 2 и запоминается управляющее напряжение в запоминающем блоке 8, В течение второго интервала времени аналогично устанавливается амплитуда второго сигнала при запертом первом аттенюаторе 1. Затем производятся измерения фазы с помощью отсчетного блока 6 при заданном опорном напряжении источника 10, 2 с.п. ф-лы, 7 ил, 1688188

Изобретение относится к рэдиоизмерительной технике, предназначено для определения разности фаз сигналов в широком диапазоне частот и может быть использовано в технике СВЧ для контроля фазовых характеристик и электрических длин различных устройств, Цель изобретения —.повышение точности измерения разности фэз при работе на сверхвысоких частотах, На фиг. 1 приведена структурная схема устройства, реализующего способ измерения разности фаз электрических сигналов; на фиг, 2 приведена схема фазового детектора СВЧ, для которого применим данный способ; на фиг. 3 представлена схема блока сравнения, на фиг. 4 —::хема блока управления; на фиг. 5 — схема запоминающего блока; на фиг. 6 — схема блока синхронизации; на фиг. 7 даны временные диаграммы напряжений в цепях блока синхронизации.

Способ применим в там случае, когда фазовое детектирование осуществляется путем векторного суммирования сигналов с последующим амплитудным детектированием суммарного сигнала, Для более точного выравнивания сигналов на входе их поочередно отключают, а неотключенный сигнал регулируют, добиваясь равенства продетектированного напряжения с заданным опорным напряжением. Затем измеряют продетектированнае напряжение при подаче на вход обоих входных сигналов и определяют разность фаз р используя формулу

E (p) =03 2 ", +-соэф где Е (p) — выходное продетектираванное напряжение;

Оз — заданное опорное напряжение.

Способ реализован в устройстве, схема которого приведена на фиг. 1, Устройство содержит управляемые аттенюатары 1, 2, фазовый детектор 3, блок 4 сравнения, блок 5 o I Ellll.HM, QTc÷åòI-Iûë блок 6, блок 7 синхронизации, два запсминающих блока 8 и 9, источник 10 опорного напряжения, Выходы управляемых аттенюаторов 1 и

2 соединены с входами фазового детектора

3, выход каторага соединен с входам оТс 4ет ного блока 6 и первым входом блока 4 сравнения, второй вход. которого соединен с выходом источника 10 огюрного напряжения, управляющие входы управляемых аттенюаторов 1 и 2 соединены с выходами блока

5 управления и соответствующими выходами запоминающих блоков 8 и 9, первые вхо5

35 ды которых подсоединены к выходу блока 4 сравнения, а вторые входы — соответственно к первому и второму выходам блока 7 синхронизации, третий и четвертый выходы которого соединены с первым и вторым входами блока 5 управления, Фазовый детектор, применяемый в диапазоне СВЧ, содержит входные соединители 11 и 12, которые через переходы1 и 14 и полосковые линии передачи соединены с входами направленного ответвителя15.

Один из выходов направленного ответвителя 15 через резистор 16 и согласующий шлейф 17 соединен с амплитудным детектором 18, диодом СВЧ. Второй выход направленного атветвителя 15 соединен с согласованной нагрузкой I9. Выход амплитудного детектора 18 через переход 20 соединен с выходным соединителем 21.

Блок 4 сравнения, показанный на фиг.

3, содержит операционный усилитель 22, для повышения устойчивости которого в цепи обратной связи используется резисторы и конденсаторы. Блок 4 сравнения вырабатывает сигнал рассогласования, управляющий коэффициентом передачи аттенюаторов 1 и 2, Блок 5 управления, предназначенный для поочередного закрывания входных каналов фазового детектора на время регулирования амплитуды сигнала в неотключенном канале, содержит, как показано ча фиг. 4, два электронных ключа 23 и

24 и резисторы, подключенные к выводам

Х1, Х2 ключей и ограничивающие ток управляющего сигнала, Ключи открыты при подаче на их управляющие входы У1 и У2 напряжений высокого уровня.

Запоминающие блоки 8 и 9, выполненные по схеме фиг. 5, состоят из ключа 25, запоминающего конденсатора 26, операционного усилителя 27, включенного по схеме повторителя напряжения, и резистора 28, ограничивающего ТоК нагрузки.

Блок 7 синхронизации, выполненный по схеме фиг. 6, содержит генератор 29 импульсов, частота следования которых стабилизирована кварцем 30, восьмиразрядный двоичный счетчик 31, О-триггер 32, два инвертора 33., 34, четырехвходовый элемент

4И-НЕ 35, два элемента 2ИЛИ-HE 36 и 37 и два элемента 2И 38 и 39. Выход генератора

29 соединен со счетнь;м входом двоичного счетчика 31, выход второго разряда которого соединен с входом С синхронизации триггера 32, выход третьего разряда через инвертор 33 — c входом О триггера 32, а выход четвертого разряда — с одним из входов логического элемента 2ИЛИ-НЕ 36 и через инвертар 34 — с одним из входов вто1688188 рого логического элемента 2ИЛИ-НЕ 37.

Выход логического элемента 4И-HE 35, входы которого соединены соответственно с выходами счетчика 31, соединен входами элементов 2ИЛИ-НЕ 36 и 37, выходы кото- 5 рых соединены соответственно с входами элементов 2И 38 и 39, вторые входы которых соединены с выходом триггера 32..

Формир;:,вание импульсных сигналов 10 а — л в блоке 7 синхронизации поясняется временными диаграммами напряжений, приведенными на фиг. 7, где по оси ординат отложены логические уровни, а по оси абсцисс — время в условных единицах, кратных 15 периоду То импульсов генератора 29. Сигналы а — r формируются счетчиком 31, сигнал л с выхода элемента 4И-НЕ 35 представляет из себя импульс низкого уровня длительностью 16 То с периодом следования 20

Т = 256 То. Для выходных сигналов блока 7 синхронизации выполняются следующие соотношения, В интервале времени от 0 до 8 То действует напряжение высокого уровня сигнала 25 и, а от 8 То до 16 То — напряжение высокого уровня сигнала ж, которые управляют от-, крытием соответственно ключей 24 и 23 блока 5 управления.

В интервалах времени от 2 То до 6 То и 30 от 10 То до 14 То соответственно действуют напряжения высокого уровня сигналов к и л, которые управляют ключами 25 в блоках

8 и 9 при запоминанил сигналов управления аттенюаторами 1 и 2, 35

B интервале времени от 16 То до 256То ключи 25 блоков 8 и 9 закрыты, а блок 5 управления не препятствует прохожде-. нию входных сигналов через аттенюаторы, коэффициент передачи которых устанав- 40 ливается под действием сигналов управления с выходов запомлнающих блоков 8 и

9, С периодом 256 То процессы повторяются.

С учетом рассмотренной последова- 45 тельности действий блока 7 синхронизации устройство работает следующим образом, На входы устройства должны быть поданы исследуемые сигналы СВЧ с уров- 50 нем, достаточным для получения на выхо-де фазового детектора напряжения, превосходящее заданное опорное напряжение, причем тогда, когда один из каналов блоком 5 управления закрыт. В 55 соответствии с циклом работы блока синхронизации сначала от момента 0 до момента 16 То открыт ключ 24 в блоке 5 управления и ва входной управляющей цепи аттенюатора 2 протекает наибольший ток, например 10 мА, который обеспечила:.; наибольшее ослабление сигнала в аистенка торе, закрывая второй входной канал фазо

Boro детектора. Начиная с момента 2 T„„ включается контур автоматического pe|yлирования сигнала первого канала. В процессе регулирования до момента б

То в блоке 4 сравнения вырабатывается остаточный сигнал рассогласования, устанавливающий практическое равенство продетектированного сигнала и заданного опорного напряжения 0з. В интервале от

8 Тр до 16 Тр сигналом блока синхронизации открыт ключ 28 блока 5 управления, и во входной управляющей цепи аттенюатора 1 протекает наибольший ток, закрывающий первый входной канал фазового детектора, В интервале времени от 10 Т> до 14 То включен контур автоматического регулирования сигнала второго канала, благодаря работе которого к моменту 14 То вырабатывается второй остаточный сигнал рассогласования, обеспечивающий практическое равенство другого продетектированного напряжения заданному опорному напряжению. Полученные первый и второй остаточные сигналы рассогласования от моментов 6 То и 14 То до конца цикла запоминаются на конденсаторах

26 соответственно запоминающих блоков 8 и 9. B течение большей части цикла, когда ключи 25 запоминающих блоков закрыты, напряжения на конденсаторах 26 изменяются весьма мало, что определяется суммарным током утечки через сопротивление закрытого ключа и входное сопротивление операционного усилителя, не превышающим долей микроампера, Таким образом, в результате поочередного автоматического регулирования и запоминания сигналов рассогласования в момент измерения выходного напряжения фазового детектора, по которому в отсче ном блоке рассчитывается искомая разность фаз, обеспечивается выполнение равенств:

kg Um, = kg Um 0з, где Um, и Um — амплитуды сигналов в конце интервала времени работы контура автоматического регулирования в первом или втором канале на входе фазового детектора;

kц — коэффициент передачи амплитудного детектора.

Учет переходных процессов при выключении и включении сигналов на входе фазо1688188 вого детектора и при переходе к процессу авторегулирования, осуществляемый блоком синхронизации, позволяет избежать случайных ошибок и более точно поддерживать приведенное выше равенство. 5

Использование данного способа и устройства в диапазоне. СВЧ для измерения разности фаз позволяет более точно выравнивать амплитуды сигналов и уменьшать суммарную амплитудно-фазовую погреш- 10 ность измерения до 9 и Зо, даже при недостаточно совершенных узлах СЕ Ч, вносящих фазовые ошибки порядка 6, Формула изобретения 15

1. Способ определения разности фаз разности электрических сигналов. заключающийся в том, что перед фазовым детектированием выравнивают амплитуды входных сигналов, а фазовое детектирование произ- 20 водят последовательным векторным суммированием выравненных сигналов и детектированием суммарного сигнала; а затем измеряют полученное напряжение и определяют разность фаз, о т л и ч а ю щ и й- 25 с я тем, что, с целью повышения точности измерения разности фаэ на сверхвысоких частотах, выравнивание амплитуд входных сигналов производят при поочередном отключении первого или второго входного сиг- 30 нала путем регулирования неоткл .ченного сигнала до получения равенства продетектированного напряжения заданному опорному напряжению.

2. Устройство для определения разности фаз электрических сигналов, содержащее блок сравнения, два управляемых аттенюатора, выходы которых соединены с входами фазового детектора, выход которого соединен с входом отсчетного блока, о тл ича ющееся тем, что, с целью повышения точности измерения разности фаз на сверхвысоких частотах, в устройство введены источник опорного напряжения, два запоминающих блока, блок управления и блок синхронизации, причем выход фазового детектора соединен с первым входом блока сравнения, второй вход которого соединен с выходом источника опорного напряжения, а выход — с первыми входами первого и второго запоминающих блоков, вторые входы которых соединены соответственно с первым и вторым выходами блока синхронизации, а выходы запоминающих блоков— соответственно с управляющими входами первого и второго управляемых аттенюаторов и выходами блока управления, первый и второй входы которого соединены с третьим и четвер гым выходами блока синхронизации.

1688188

1688188

1688188

7, Составитель Ю.Макаревич

Редактор Т.Лошкарева Техред M.Моргентал КоРРектоР M.MàêñèìèUjèíåö

Заказ 3706 Тираж 391 Подписное

ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР

113035, Москва, Ж-35, Раушская наб., 4/5

Производственно-издательский комбинат "Патент", r. Ужгород, ул. Гагарина, 101