Множительно-делительный аналого-цифровой преобразователь
Изобретение относится к вычислительной технике и может быть использовано для умножения, деления и преобразования аналоговых величин в цифровые. Изобретение позволяет повысить точность. Это достигается тем, что в преобразователь, содержащий блок 23 сравнения токов, цифроаналоговые преобразователи 3 и 18, регистр 19 последовательного приближения , введены цифроуправляемая проводимость 4, регистр 14 сдвига, блоки 13 и 27 постоянной памяти, счетчики 12 и 26, сумматоры 6 и 28, регистры 5 и 29 и блок 9 управления . 1 з.п. ф-лы, 3 ил., 4 табл.
СОЮЗ СОВГТСКИХ
СОЦИАЛИСТИЧЕСКИХ
РЕСПУБЛИК. (51)5 Н 03 М 1/46
ГОСУДАРСТВЕННЫЙ КОМИТЕТ
ПО ИЗОБРЕТЕНИЯМ И ОТКРЫТИЯМ
ПРИ ГКНТ СССР
ОПИСАНИЕ ИЗОБРЕТЕНИЯ
ivd air
К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ (21) 4652502/24 (22) 16.02.89 (46) 07.11.91. Бюл. М 41 (71) Винницкий политехнический институт, .(72) А.П.Стахов, А.Л.Азаров, В.Я.Стойскал и Е.А.Коваленко (53) 681.325 (088,8) (56) Справочник по аналоговой технике. / Под ред. Г.Е.Пухова. — Киев: Техника, 1975, с. 252.
Там.же, с, 257. (54) МНОЖИТЕЛЬНО-ДЕЛИТЕЛЬНЫИ
АНАЛОГО-ЦИФРОВОЙ ПPЕОБРАЗОВАТЕЛЬ
„, SU, 1690196A1 (57) Изобретение относится к вычислительной технике и может быть использовано для умножения, деления и преобразования аналоговых величин в цифровые. Изобретение позволяет повысить точность. Это достигается тем, что в преобразователь, содержащий блок 23 сравнения токов, цифроаналоговые преобразователи 3 и 18, регистр 19 последовательного приближения, введены цифроуправляемая проводимость 4, регистр 14 сдвига, блоки 13 и 27 постоянной памяти, счетчики 12 и 26, сумматоры 6 и 28, регистры 5 и 29 и блок 9 управления. 1 з.п, ф-лы, 3 ил., 4 табл.
1690196
Изобретение относится к вычислительной технике и может быть использовано для умножени, деления и преобразования аналоговых величин в цифровые, Целью изобретения является повыше- 5 ние точности.
На фиг. 1 представлена структурная схема множительно-делительнсго аналогоцифрового преобразователя; на фиг. 2 — алгоритм работы устройства; на фиг, 3 — 10 структурная схема блока управления.
Преобразователь (фиг. 2) содержит аналоговую 1 и цифровую 2 входные шины, цифроаналоговый преобразователь 3 (ЦАП), цифроуправляемую проводимость 4 (ЦУП), 15 регистр 5, сумматор 6, выходы 7 и 8 блока 9 управления, выходы 10 и 11 блока 9, счетчик
12, блок 13 постоянной памяти, регистр 14 сдвига, выходы 15 и 16 блока 9, вход 17 ЦАП
18, регистр 19 последовательного прибли- 20 жения, выход 20, входы 21 и 22 блока 9, блок
23 сравнения токов, выходы 24 и 25 блока 9, счетчик 26, блок 27 постоянной памяти (БПП), сумматор 28, регистр 29, выходы 30 и
31 блока 9, выходная шина 32, 25
Алгоритм работы преобразователя (фиг. 2) содержит следующие управляющие сигналы: У1, У2, YÇ, Y4 — обнуление счетчиков 12 и 26, регистров 5 и 29; Y5 — синхроимпульс на выходе 24 блока; Y6 — запись в ЗО регистр 14; Y7 — запись в регистр 5; YB— счетчик 12; Y9 —; Y10— регистр 29 —; Y11 — счетчик 26 — 1; Х1 — управляющий выходной сигнал "Конец преобразования" 24; Х 2 — ответ блока 23, 35
Блок управления (фиг. 3) содержит генератор 33 импульсов, постоянное запоминающее устройство 34, регистр 35.
Множительно-делительный аналогоцифровой преобразователь выполняет фун- 40 кцию:
Nax. Uax 18ых
on
45 где U x, U> — напряжения, подаваемые соответственно на аналоговую входную шину и шину опорного напряжения;
Nâx — код, подаваемый на цифровую входную шину. 50
Работу множительно-делительнсгс аналого-цифрового преобразователя можно разделить на два цикла, В первом цикле происходит формирование выходного тока ЦАПЗ с учетом на- 55 пряжения Usx и кода Nsx. Погрешности выполнения данной операции корректируются путем формирования на третьем входе блока 23 тока 1 -, при помощи цифроуправляемой проводимости 4 и ЦАПЗ, При этом информация об отклонениях весов разрядов в ЦАПЗ хранится в блоке 13, а управление ЦУП осуществляется регистром 5.
Во втором цикле происходит поразрядное уравновешивание входного тока !сст компенсирующим сигналом — выходным током ЦАП 18, При этом значение последнего зависит от подаваемого на вход 17 напряжения U На первом цикле преобразователь работает следующим образом. На первый вход ЦАП 3 поступает входное напряжение О х, На второй вход ЦАП 3 и вход регистра 14 поступает входной код N>x. По сигналу блока 9 в счетчике 12 устанавливается адрес ячейки блока 13, в которой записан код, с помощью которого корректируется погрешность младшего разряда ЦАП.3. На следующем такте адрес ячейки младшего разряда увеличивается на единицу, и учитывается погрешность следующего разряда, По окончании и-oro такта в зависимости от вида входной кодовой комбинации ">x в регистре 5 формируется код суммарной погрешности: где n — разрядность ЦАП 3, Ni — код погрешности i-ого .разряда ЦАП 3. Веса цифроуправляемой проводимости выбираются с учетом максимально допустимой погрешности и требуемой точности формирования. Пример 1, В табл. 1 представлены идеальные и реальные веса разрядов ЦАП 3. Максимальная погрешность составит 20 от старшего разряда (0,26), тогда разрядность ЦАП 3 будет; 0,32, 0,16, 0,08, 0,04, 0,02, 0,01. В блоке 13 постоянной памяти будут записаны двоичные коды погрешностей весов разрядов ЦАП 3, представленные в табл. 2, Преобразователь работает в инверсной логике. Коды погрешностей определены как разность между идеальной и реальной проводимостями разряда. Тогда, если на вход устройства поступает код Йвх 11QQiQQ, то на выходе регистра 5 сформируется код и рег.5 1101010 0,1 101011 0,2 100001 0.3. На выходе преобразователя ЦАП 3 формируется ток. при Uax = 1 В равный: 1цдп з = 1 В (1,1 + 0,7 + 0,2) = 2,0. При подключении ЦУП 4 на входе блока 23 формируется ток: 1сст = 1 В (2,0 + 0,3) = 2,3. Ток при идеальных проводимостях ЦАП 3 равен: 1ид.цАП = 1 B (1,3 + 0,8 + 0,2) = 2,3. Второй цикл работы множительно-делительного аналого-цифрового преобразо-. вателя начинается после сформирования в точке А тока I«T, На первый вход ЦАП 18 (одновременно с 0вх и N») поступает опорное напряжение Uor, После того, как на вход блока 23 поступил ток 1«T, по сигналу блока 9 в регистре 19 включается старший раэояд, установленный в нулевое состояние. На вход блока 23 поступает ток: 1вх = Iccr Ii где Ii — выходной ток ЦАП 18, соответствующий первому такту преобразования. Выходной сигнал блока 23 Ii подчиняетсА следующему соотношению; О, если i» <1, 1 = 1, если 1вх «1ь На следующем такте в регистре 19 включается следующий (гп-1) разряд, и процесс уравновешивания повторяется. По окончании гп-го такта в регистре 19 сформирован код, соответствующий входному блоку 23. На каждом такте по сигналу блока 9 счетчик 26 устанавливает на адресных входах БПП 27 адрес ячейки соответствующего включаемого разряда. БПП 27 содержит двоичные эквиваленты весов разрядов ЦАП 18, измеренные на этапе изготовления. В зависимости от выходного сигнала блока 23 8 регистре 29 формируется выходной код N»x, как сумма двоичных эквивалентов включенных весов разрядов ЦАП 18: Йвых — М; где Nl — двоичный эквивалент i-го разряда ЦАП 18. Рассмотрим пример формирования выходного кода йвых с учетом изменения опорного напржкения Uon. В блоке 27 содержатся двоичные эквиваленты реальных весов разрядов ЦАП 18, 1 абл. 3 содержит значения и роводимпслей соответствующих весов разрядов ЦАГ1 18. Пример 2, Тогда, если Icc =-2,3 (результат предыду5 щего примера), то на регистре 19 сформируется кодовая комбинация, равная при Uoo = =1В 10001000. В регистре 29 сформируется двоичный 10 код результата преобразования как сумма двоичных эквивалентов весов разрядов ЦАП 18, хранящихся в БПП 27; 8 4 2 f 0,8 0,4 0,2 0,1 ,1 1 0 1 1 1 1 1 1 5 1 1 1 1 1 1 0 0 1 1 0 1 1 1 0 0 (2,3) Если опорное напряжение, подаваемое . на третий аналоговый вход устройства Uon = 0,5UMawc то ток 1«т, равный 2,3, урав20 новесится следующей кодовой комбинацией: 0 5 1 B (3 2 + 1,1 + 0,3) = 0,5 1 В (3 2 + + 1,1+ 03) = 2,3 25 На выходе регистра 29 образуется код как сумма включенных весов разрядов 8 4 2 1 0,8 0,4 0,2 0,1 3 2 1 1 0 0 1 1 0 1 1,1 1 1 1 0 1 1 1 0 30 0,3 1 1 1 1 1 1 0 0 1 О 1 1 1 О О 1 (4,6) что -оатветствует 0вх 1 вх Uon 35 Таблица прошивки ПЗУ 34 блока 9 представлена в табл, 4, ЦАП 3 и 18 выполнены на основе избыточных кодов, что позволяет выполнять с помощью блока 13, ЦУП 4, сумматора 6 и 40 счетчика 12 программную цифра-аналоговую коррекцию результата промежуточного вычисления 1 ст. Вторая цифровая коррекция полного результата вычисления выполняется при помощи БПП 27, сумматора 28 и 45 регистра 9 цифровым способом, Это позволяет получить высоколинейную выходную характеристику и выполнение операций преобразования аналоговой величины в цифровой код одновременно с выполнени50 ем операций умножения и деления с высокой точностью без применения высокоточных узлов. Таким образом, введение новых блоков и связей позволяет достичь поставленную 55 цель изобретения. Формула изобретения 1. Множительно-делительный аналогоцифровой преобразователь, содержащий блок сравнения токов, первый вход которо5 30 Таблица 1 Веса: еальные 0,1 0,3 0,1 0,5 0,7 0,2 0,1 0.1 0,5 0,8 1,3 и еальные га соединен с выходами первого и второго цифроаналоговых преобразователей, первый и вторые входы первого из которых являются соответственно аналоговой и цифровой входными шинами, первый вход второго является шиной опорного напряжения, вторые входы второго цифроаналогового преобразователя через регистр последовательного приближения соединены с выходом блока сравнения токов, второй вход которого является шиной нулевого потенциала, отличающийся тем, что, с целью повышения точности, в него введены цифроуправляемая проводимость, регистр сдвига, два счетчика, два блока постоянной памяти, два сумматора, два регистра, блок управления, первый и второй выходы которого соединены соответствен- но с первым и вторым входами первого счетчика, выходы которого соединены с соответствующими информационными входами первого блока постоянной памяти, управляющий вход которого соединен с выходом регистра сдвига, первый и второй управляющие входы которого соединены соответственно с третьим и четвертым выходами блока управления, пятый и шестой выходы которого соединены соответственно с первым и вторым управляющими входами первого регистра, информационные входы которого соединены с соответствующими выходами первого сумматора, первые входы которого соединены с соответствующими выходами первого блока постоянной памяти, вторые входы первого сумматора объединены с соответствующими цифровыми входами цифроуправляемой проводимости и соединены с соответствующими выходами первого регистра, аналоговый вход цифроуправляемой проводимости объединен с первым входом первого цифроаналогового преобразователя, выход цифроуправляемой проводимости соединен с первым входом блока сравнения токов, вторые входы первого цифроаналогового преобразователя соединены соответственно с цифровыми входами регистра сдвгиа, выход блока сравнения токов соединен с первым входом блока управления, второй вход которого объединен с вторым входом регистра последовательного приближения и соединен с выходом регистра последовательного приближения, седьмой выход блока управления соединен с третьим входом регистра последовательного приближения, восьмой и девятый выходы блока управления соединены соответственно с первым и вторым входами второго счетчика, выходы которого через второй блок постоянной памяти соединены с соответствующими первыми входами второго сумматора, первые выходы которого соединены с соответствующими вторыми входами второго сумматора, объединены с первыми информационными выходами второго регистра и являются выходной шиной, вторые выходы второго сумматора соединены с соответствующими информационными входами второго регистра, первый и второй управляющие входы которого соединены соответственно с десятым и одиннадцатым выходами блока управления, 2. Преобразователь по и, 1, о т л и ч а юшийся тем, что блок управления выполнен на генераторе импульсов, постоянном запоминающем устройстве и регистре, первый, второй, третий, четвертый и пятый выходы которого соединены соответственно с первым, вторым. третьим, четвертым и пятым входами постоянного запоминающего устройства, шестой, седьмой, восьмой, девятый, десятый, одиннадцатый, двенадцатый, 35 тринадцатый, четырнадцатый, пятнадцатый, шестнадцатый выходы регистра являются соответственно первым, восьмым, пятым, десятым, седьмым, третьим, шестым, вторым, четвертым, одиннадцатым и девятым выходами блока, информационные входы регистра соединены с соответствующими выходами постоянного запоминающего устройства, тактовый вход соединен с выходом генератора импульсов, шестой и седьмой входы постоянного запоминающего устройства являются соответственно первым и вторым входами блока, 1690196 Таблица 2 Таблица 3 Т а бл н ц а 4 n/è АдРес ячейки Условия Утгравляыщне сигналы О 2 4 6 8 11 12 13 14 16 ! IS 19 2О 21 22 О О О О о о О О О О О О О О О О О О О О 0 О О ° О О О О О О О О 0 О О О . О О О О О О О О О О О О 0 О О О О о О 0 О О О О о О О О О О О О О О О О О О О .О О О О О О 0 О О О О О О О 1 О 1 О 1 О О 1 О 1 О 1 О 1 1 О 1 О 1 О 1 О 1 О О 1 О 0 О 0 0 О 0 1 О О 1 О О О О 1 О 1 Х 1 О О Х ! 0 X ! 1 О Х 1 1 1 О О О О О О О 1 О О 1 О О О 1 1 О 1 О О О I О 1 О 1 О О 1. t I О 0 О О О 0 О t 1 0 0 1 О 0 О 1 1 О О 1 О. О 1 О О О I О 1 О О О О 1 О 0. О О О О О О О О О О О 0 О 0 О О О О О О О О О О О О О О О О О о о о О О О О О О О О О О О О о о о 1 0 О 1 О О О О О Х О О 2 О О О О 0 О О О 0 0 О О О О 0 0 0 0 О 0 О О 0 О О О О О 0 О О. О О О О О О О О О О О О 0 О О О О О О О 0 0 О I О О 1 0 О О 1 О 0 О I О О О О О 1 0 О О О О О 0 0 0 О 1 О О О О 0 1 О О О О О 1 О О. О О О 1 1 О О ! О О, 1 О О 1 О О О О О О О О о о о о О О О 0 о о о о 1 1 О О 1.1 О О I 1 О О 1 1 О О 1 1 О О 1 1 О О О О О О О О О 0 0 О О О о о О О О О О О О О О О О О О О о о О 0 о о О О О О О О О О О О О О, О О О О 1 О О 1 1 О 1 О о о о о О О О О О О О О О О О О О О О 1 О О О 1 О О О 1 О О О 1 О О 1 О 0 О 1 0 О О, 1 О О О 1 О О О t 1 О О 1 1 О О t 1 О О 1 1 О 1 О О О 1 О О О 0 О О О О О О 1 О О О 1 О О О О О О О О О О t (О I О 1 I О О О 1 I О О О О 1 О I 1 О О О 1 1 О 1 I О О 0 1 О О 1 О 1 О О 1 О 1 О О 1690196 Фиг. 2 Составитель А.Титов Техред M,Ìoðãåíòàë Корректор M.Äåì÷èê Редактор О.Хрипта Заказ 3827 Тираж Подписное ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР 113035, Москва, Ж-35, Раушская наб., 4/5 I ри Производственно-издательский комбинат "Патент", г. Ужгород, ул.Гагарина, 101
