Устройство для умножения
СОЮЗ СОВЕТСКИХ
СОЦИАЛИСТИЧЕСКИХ
РЕСПУБЛИК (я) G 06 F 7/52, 11 /00
ГОСУДАРСТВЕННЫЙ КОМИТЕТ
ПО ИЗОБРЕТЕНИЯМ И ОТКРЫТИЯМ
ПРИ ГКНТ СССР
ОПИСАНИЕ ИЗОБРЕТЕНИЯ
К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ (21) 4720375/24 (22) 31.05,89 (46) 07.12.91. Бюл, ¹ 45 (71) Харьковский автомобильно-дорожный институт им, комсомола Украины (72) В.В.Шатилло, Л.С.Явиц, И,Н.Золочевский и С.Н.прохоров (53) 681.3(088.8) (56) Авторское свидетельство СССР
M 1156064, кл, G 06 F 7/52, 1982.
Авторское свидетельство СССР № 1603379, кл. G 06 F 7/52, G 06 F 11/00, 1988. (54) УСТРОЙСТВО ДЛЯ УМНОЖЕНИЯ (54) Изобретение относится к автоматике и вычислительной технике и может быть использовано при построении специализированных арифметических узлов. Цель
Изобретение относится к автоматике и вычислительной технике и может быть использовано при построении специализированных арифметических узлов.
Цель изобретения — повышение достоверности функционирования устройства.
На фиг.1 приведена функциональная схема устройства; на фиг.2 — функциональная схема вычислительной ячейки матрицы; на фиг.3 изображена рабочая область устройства с локальной областью неисправных ячеек; на фиг.4 приведен пример расположения неисправной области матрицы вычислительныхых ячеек.
Устройство, изображенное на фиг.1, содержит матрицу 1 вычислительных ячеек, первую матрицу элементов ИЛИ 2,.группу
„„Я „„1697078 А1 изобретения — повышение достоверности функционирования устройства. Устройство содержит матрицу вычислительных ячеек, матрицы элементов ИЛИ и группу элементов HE. С помощью двух входов устройства происходит отключение столбца и строки устройства для выделения области неисправных ячеек матрицы. При этом происходит соответствующее изменение правила подключения разрядов множимого и множителя к разрядам двух других входов устройства, так чтобы к ячейкам неисправной области матрицы 1 оказались подключенными младшие разряды. Результат снимается с помощью элементов ИЛИ матриц с выходов переноса и суммы вычислительных ячеек строки матрицы 1, предшествующей отключенной строке. 4 ил, элементов НЕ 3, вход 4 множимого устройства, вход 5 множителя устройства, вход 6 отключения столбцов матрицы устройства, вход 7 отключения строк матрицы устройства, выход 8 результатов устройства, выход 9 поразрядных переносов устройства, вторую матрицу элементов ИЛИ 10, входы 11, 12 контроля выходов устройства, Вычислительная ячейка матрицы 1, пример исполнения которой приведен на фиг.2, содержит элементы И 13, одноразрядный сумматор 14, вход 15 блокировки первого слагаемого вычислительной ячейки, второй и третий информационные входы 16, 17 вычислительной ячейки, установочные входы
18, 19 вычислительной ячейки, выход 20 суммы и вход 21 управления выходами вычис1697078 лительной ячейки, выход 22 переноса вычислительной ячейки, управляемые выходы
23, 24 суммы и переноса вычислительной ячейки, первый информационный вход 25 вычислительной ячейки.
Каждая i, )-я вычислительная ячейка матрицы 1 (i = Г, n; j = Ггп) вычисляет произведение I-ro разряда множимого и j-го разряда множителя, причем i-й разряд множимого имеет вес 2, а )-й разряд MHQ-1 жителя имеет вес 2 (допустим, множимое и множитель представлены в виде чисел с плавающей запятой). При этом вес выхода суммы i j-й вычислительной ячейки матрицы
1 равен 2 1, а вес выхода переноса i, j--й
-Ц вычислительной ячейки матрицы 1 равен
2 1 . 3a счет сдвига множимого (мно>ките-1+!+1 ля) влево-вправо можно изменять веса выходов переноса и суммы l,j-й вычислительной ячейки матрицы 1, Предположим, матрица 1 содержит локальную область неисправных ячеек, В этом елучае результат вычислений S* получается с ошибкой: S* = S + е (S — правильный результат вычислений, е — ошибка вычислений), причем чем выше веса ячеек, входящих в локальную неисправную область, тем больше относительная величина ошибки, Устройство позволяет минимизировать веса неисправных ячеек и тем самым минимизировать ошибку вычислений, Особенностью устройства является то, что граничные входы и выходы вычислительных ячеек первого и последнего столбцов и ряда соединены между собой в соответствии со схемой межсоединений вычислительных ячеек внутри устройства, что обеспечивает возможность организации вычислений в различных областях замкнутого по столбцам и рядам устройства за счет циклического сдвига множимого и множителя на соответствующих информационных входах устройства.
Назовем область матрицы 1 размером и х m, в которой проводятся вычисления, рабочей областью матрицы, Тогда, если неисправные ячейки локализованы в ограниченной области матрицы 1, можно таким образом сместить рабочую область, чтобы неисправные ячейки участвовали в вычислениях с наименьшим весом. Сдвиг рабочей матрицы 1 производится за счет циклического сдвига операндов на информационных входах матрицы 1.
Устройство позволяет минилн1зировать ошибку вычислений, но не исключает ее полностью, поэтому определенное число К младших разрядов результата вьгчисляется неправильно (см. фиг, .3).
Рассмотрим влияние неисправной области матрицы 1 на результат вычислений.
В худшем случае неисправность может проявляться по выходам переноса вычисли5 тельных ячеек матрицы 1 q-й колонки (фиг.3) и по выходам суммы j-x вычислительных ячеек первого столбца матрицы (j = 1д) (младшие разряды результата). Суммарная величина ошибки в этом случае равна:
10! макс=ц 2 " + +1+ 2 " 1, i =1
Второе слагаемое в формуле (1) не превышает величины 2 " ч
Таким образом, д . (о + 1) 2-и-ш+1+ч (2) где 2" —, вес n+1-го разряда результата.
Сравнивая (2) и (3), получим неравенство для определения параметра неисправной области q;
+ 1) 2-п-m+1+q < 2-п-1
Таким образом, в том случае, если величина неисправной области такова, что ее можно локализовать в пределах q колонок матрицы, при соответствующем сдвиге операндов можно получить и правильных разрядов результата. Младшие m разрядов резул ьтата из устройства не вы водятся.
Оценим величину возможной области неисправн ых ячеек.
45 о Для и =32 и m =32 величина q =25: (q + 1) 2 65+q 2-35
26.2-65+25 (2-35
50 26.2 40 а 2 35
Следовательно, устройство позволяет получить с и-разрядной точностью правильный результат, если область неисправных ячеек занимает до 30 " площади матрицы 1.
При этом считается, что входы 4 — 7 множимого, множителя, отключения столбцов и строк устройства и выходы 8, 9 устройства исправны. Входы 6, 7 устройства обеспечи20
Во многих практических случаях достаточно получить и старших разрядов результата вычислений. Для получения правильных старших разрядов результата необходимо, чтобы макс + 2 " (3) 1697078 зом
Устройство для умножения, содержащее матрицу (п+1) х (m+1) вычислительных ячеек (n — разрядность множимого, m — разрядность множителя), каждая из которых со- 55 держит первый элемент И и одноразрядный сумматор, причем первые информационные входы вычислительных ячеек каждого 1-го столбца матрицы подключены к i-му разряду входа множимого устройства (1 i п+ 1), вают условное "размыкание" устройства на границах рабочей области.
Устройство может работать в двух режимах: при наличии локальной области неисправных ячеек матрицы 1 и без неисправных вычислительных ячеек матрицы 1.
Устройство работает следующим обраРассмотрим работу устройства в режиме без неисправных вычислительных ячеек матрицы 1. В этом случае перед началом вычислений на входы 7.1-7.m отключения строк и на входы 6.1 — 6.п отключения столбцов устройства подаются сигналы "1", а на входы 6.0 и 7.0 — сигналы "0". Тем самым обеспечивается условное "размыкание" устройства на границах рабочей области и включается цепь съема старших и разрядов результата.
Процесс вычисления начинается с подачи на вход 4 множимого разрядов множимого и на вход 5 множителя разрядов множителя. После окончания переходного процесса в устройстве старшие и разрядов результата снимаются с выходов 8 и 9 устройства в двухрядном коде.
При обнаружении и локализации в устройстве области неисправных ячеек матрицы 1 любыми известными методами, например рабочая область матрицы 1 смещается таким образом, чтобы минимизировать веса неисправных ячеек.
Рассмотрим пример, изображенный на фиг.4 (и = m = 5). В этом случае перед началом вычислений на входы 6.2 и 7.2 отключения устройства подаются сигналы "0", условно "размыкая" устройство на границах рабочей области, а на остальные входы блокировки подаются сигналы "1", определяющие положение рабочей области. В этом случае веса неисправных ячеек минимальны. Разряды множимого подаются на входы
4.3 — 4.1 устройства, разряды множителя подаются на входы 5.3-5,1 устройства. По окончании переходного процесса старшие и разрядов результата снимаются с выходов
8.3 — 8.1 и 9.3-9.1 устройства в двухрядном коде.
Формула изобретения
45 вход блокировки первого слагаемого вычислительных ячеек каждой j-й строки матрицы подключен к J-му разряду входа множителя устройства (1 j m +1), выход переноса каждой вычислительной ячейки i-го столбца
К-й строки матрицы соединен с вторым информационным входом вычислительной ячейки i-ro столбца К+1-й строки матрицы (« < m), выход суммы каждой вычислительной ячейки l-го столбца К-й строки матрицы соединен с третьим информационным входом И-ro столбца К+ 1-й строки матрицы (2 < l < и+1), выход переноса каждой вычислительной ячейки i-го столбца (п +1)й строки матрицы соединен с вторым информационным входом вычислительной ячейки i-го столбца первой строки матрицы, выход суммы каждой вычислительной ячейки l-го столбца (m+ 1)-й строки матрицы соединен с третьим информационным входом вычислительной ячейки l-1-го столбца первой строки матрицы, в каждой вычислительной ячейке матрицы первый и второй входы первого элемента И подключены соответственно к первому информационному входу и входу блокировки первого слагаемого вычислительной ячейки, выход первого элемента И соединен с входом первого слагаемого однооазрядного сумматора, выходы переноса и суммы которого являются соответственно выходами переноса и суммы вычислительной ячейки, о т л и ч а ю щ ее с я тем, что, с целью повышения достоверности функционирования, в него введены группа элементов НЕ и две матрицы элементов ИЛИ, в каждую вычислительную ячейку матрицы введены четыре элемента
И, причем первые установочные входы вы-. числительных ячеек каждого i-ro столбца матрицы подключены к 1-му разряду входа отключения столбцов матрицы устройства, вторые установочные входы вычислительных ячеек каждой J-й строки матрицы подключены к J-му разряду входа отключения строк матрицы устройства, вход каждого Кго элемента НЕ группы подключен к К+1-му разряду входа отключения строк матрицы устройства, вход m+1-го элемента НЕ группы подключен к первому разряду входа отключения строк матрицы устройства, выход каждого J-го элемента НЕ группы соединен с входами управления выходами вычислительных ячеек j-й строки матрицы, управляемый выход переноса каждой вычислительной ячейки i-ro столбца j-й строки матрицы соединен с первым входом элемента ИЛИ 1-го столбца j-й строки первой матрицы; управляемый выход суммы каждой вычислительной ячейки i-го столбца /-й строки матрицы соединен с первым входом г элемента И/" >И |-го столбца)-й строки второй матрицы, выход ка)кдого эл8ìçi-,òà И./1И I-!.8 столбца К-й строки г>ервой и -,òñ - 1.1;тгиц соединен с вторым входе/// злеI ="нга :i, I .матриц соответственно, в <од с "."":- 1.:: дой вычислительной яче- ки I-,"В,Г">1- ; (, . ца К-й строки матрицы соединен с тоетьи информационным в><одом вычислите >ьнг)Г ячейки и+1-го столбца К+1-й стрг>к 1 мв- ut4bl, Выход суммы Вычислитсльной ячейки первого столбца m+ |-й с(роки матоицы со8ДИНЕН С тРЕтЬИМ ИНфОРМаЦИОННЬ 1::
Вой строки матрицы, В1;>ходы:>/)ем» последней строки первой и второ> ; i) à"риц образуют соответственно выход Г>оразРЯДНЫХ ПЕРЕНОСОВ И ВЫХOLr РЕЗУ11Ь-.",.":I устройства, вторые Входы злементов ИЛИ . первых строк первой и второй матаж об а зуют соответственно первый и второй аксая" контроля выходов устройства, в ка>идой в-. ислительной ячейке матриць1 I88рвыо в. »ды Второго и третьего злементов И подключены соответс венно к второму и третьему
: IЛ, О/)/.1а>(ИОННЫМ ВХГ)Д 1" ВЫчИС.:.,>тел ЬНОй
>1 ей Кь1 ТО(Т/ ll, r ВХОД Пе/4 ." .. . > . Г, ) . -с ".К.., 1 1 . = ЫИ
:-/ОД П",РВОГН 3/.,Е(18НТа . т".>("Гl И B."ОД
QтQIJому /, Тан(jвочном IEХОД)/ ВьlчиСЛи" тельной ячейки„выходы второго и третьего ..118ментов И соединены c .)oTEI8òñòR8íI î с
Входом переноса и входом второго слагае .., -10 с:ЗРЯДНОГО СУ!"1МЭТОР2. ВЫ. <ОДЫ
: В J= носа и )ммь> которого соединены с ппервь/ми нхо 4ами соо ГВОTcTB8HHG четверто ((> и пятОГО зл8 .Ì81-Iò(EH IA. Вторы8 ВхОДы котоПОДК If) ены !< =:! :.;/IУ УПРЗВЛВНИЯ
r ы / 1„<ОЛ> 1 „, т .. E ... ., >ХОДЫ ЧЕТВВОТО!r) И Пя;)Г;-, ЗЛ81,81! T В И; оr;I /E>ОЧ НЫ .< )/Г!i 11: . /Г!Рвала 8МОМУ ВЫХС i,. I8i38r-;0СЯ I;; и ->,- âë>I8мсм /:В ыходу суммь, вычислительнс>й Я - .8 ) КИ СО(>1 БВТСТВЕННО, 1697078 1697078 55 1 Ю ) aQq Ь у б i xi Еу Множимое Га а as бланародка 1 7 ! Ш а. Составитель 13.Гречнев Редактор Б.Федотов Техред IVI.Ìoðãåíòàë Корректор T.Ìàèåö Производственно-издательский комбинат "Патент", r. Ужгород, ул.Гагарина, 101 Заказ 4307 Тираж Подписное ВНИИПИ Государственного. комитета по изобретениям и открытиям при ГКНТ СССР 113035, Москва, Ж-35. Раушская наб., 4/5
