Сумматор в коде грея

 

172!3! (о!оз Соввтских

L 33(..3«(исти((8ских

Респубпии, фф А" ">,>.»

Зависимое от авт. свидетельства №

Заявлено 26.V.1964 (№ 902251>>26-24) с присоединением заявки №

Приоритет

Опубликована 22.VI!.1965. Бюллетень № 12

Дата опубликования описания 21 VII.1965

Кл, 42m, 14(3з

3"e <."3<ÄÂP>t".ÒÂ43È34Ü334

3<ОМИТВТ ЙО ДОЛА>3>(изобретен(4й и открытий СССР

МПК G 06(<1

MK 681.142.642.2 (088.8) Авторы изобретения

A. Ф. Хведелидзе и Г. А. Мачавариани

1 .:> .>Ч> !

Заявитель

CVMMATOP В КОДЕ ГРЕЯ (7од>!(!с!<пл! грутт М 174

u" 4(3e "till l :ó3I3I;3òîpbI в коде Грея, содержап>ие рсгttcrpbl !(с><одн(,!х чисел и регистр резу3!Ьтатс1, !3 !<о !<>pbtх Ilep(д Опера!(не!1 сложс"

НИЯ OIIPe, t(> I!reòÑ>1 Чст! ОС! Ь МлаДШI!Х РазР31((О!3 сл ага(. м ы х.

Предлагаемый сумматор отличается от известных тг.ч, (ГО <>II с(>дерлкит линии опредслеtlllя I< (lt(>((!1, состоящие из двух груш! схем «И». Одlll(tt3 входов схемы «И» первой

ГPI>>IП!Ь! Са(!ДИ!!(11 f!<< .Л 13ЫМ 13ЫХОДОМ ТРИГГ Pа дан!!о! О l>;l: ряд» и с выходом схемы «И» второй гpYIIIII,I с >с(д!пего старшего разряда, друГoH B> старшего разряда. Один из входов схемы «И» второй группы соединен с нулевым выходом триггера данного разряда и с выходом схемы «И» первой группы соседнего старшего разряда, другой вход — с един!4чным выходом триг4ера данного разряда и с выходом схемы «И» второй группы с(>седнего старшего разряда, счетный вход каждого триггера регистра результата соедиII "1l выходом нолусумматора соот!3етст!3е!<н!3х разрядов слагаемых с !31,!ха>3ом схемы «И», (1>иксиру<о!!1ей сочеташ!е признаков «печетне>!ет», и с выходом схемы «И», (>дпн вход коr<>13(>i1! подключен к единичному (3! Ix(> y триг:ера регистра результата сассдн(го младшего разряда, другой — к выходу схемы «И» предыдущего разряда линии параллельного переноса, Один из входов схемы «И» данного разряда линии параллельного переноса через

5 линию задержки соединен с выходом схемы

«И», фиксиру!Ощей сочетание признаков, «нечет-нечег» в данном разряде, другой — с выхода 1 схемы «И» линии параллельного перепаса предыдущего разряда, выход схемы

10 «И» параллельного переноса от старшего разряда регистра результата подключен к единичному входу триггера младшего разряда, Это позволяет повысить быстродействие сумматора.

15 Принципиальная схема предлагаемого сумматора приведена на чертеже.

Сумматор выполнен на четыре разряда (число разрядов может быть любым) и включает регистр исходного числа Л, содержащий

20 три!тгеры Tl — T4, регистр исходного числа В, содержащий триггеры T>" — 74", и регистр результата, содержащий триггеры 7 1 — Т,.

Две группы вентилей И(— И(4 и И:1 — И 4, 25 падкл!оченные к 13ыходам триггеров регистра исхадпого числа А, образуют линию определения чет!Гостей разрядов таким образом, что четпасть дапнага разряда устанавливается по апач(.пн!а сигнала!3 на выходе вентиля

30 данного раз()яда Гpgtrrrbl И (— И>34.

Работа ливи(и определения четпосгей разрядов числа А опйсывается следук>шими ло-! ическ!Iми Вьlра?кениями:

1 руина Ид(— И2 3

Р, =- (Pr + ) Var) (Р;. + 1 Va,); группа Irt(И14

Р, == (Р; + i Var) - (Pr + 1 V а,.) (Р(— четиость данного разряда числа А; (Pr+1--чстиость соседнего старшего разря,!а; а, — -значение r-го разряда числа) ..

Две группы вентилей И31 — И34 и И41 — И)"-, подкл!оченные к выходам триггера регистра исходного числа В, образуют линию определения четностей разрядов таким образом, что

«eTtI0cTI данного разряда устанавливается (О знячР:(ию сиГняля. Ня Выходе вентиля данного разряда группы И вЂ” И44.

Рас)отя tl(! .,,;: определения четностей рязГ! рядог, числя В описывается следующими логическими выражениями; гругша И.!! — И,!4 !, .= (qr + i Vi),) (qr + 1 Ю,) „ группа _#_;3

<, — (q. -t i V6;) (qr + 1 VI)r) (qr — !ет!(Ость данноl о РазРЯда числа; (+ 1 — четность соседнего старшего разряда;

b(-- значение !-го разряда числа В).

Схемы группы И,— И(определяют пора""=рядпое суf IìèpoâBHHå по модулю «два» соглас!<о логике: а, (+) с?,: —.= (а,V br (а11 с),).

)) 3 1. ч .

C". УльГЯТ (oPB3PBI!Ho!0 с)мми))ованиЯ Bf30 д(тс> !3 р cHcTg рез5>льтата при HopB>I(; высо кого потенциала ня вход V.

Ячейки каждой линии определения четпостей, схемы поразрядного суммирования по модул . «двя», а также схемы совпадений группы Й(>- — И.,(, фиксирующие сочетания признак, з «нечет-нечет», — потенциального типа.

Вентили pg (И„-), подключенные к нулеI3 (I tvi B 1,1 ".op 8 lI т p Hf i Lp OII регистра результата, последо!3Я)ель):.о соединены между собой и образ,.в>" и пь параллельного переноса.

)3е:.Гч: и И;.:) — ff<;" подключень к единичНЫМ .Û:<,>Äi)IH ТРИ(гГЕРОВ РЕГИСтРа РЕЗУЛЬтата и осуи:: твля)от прохождение импульсов перев(эс(> в соседиги! старший разряд.

Си>ч(я.(ОГ ((p;!BIIBI, (((у и 3 за ),C)))tи)ого переноса.

C.ÿ.ì(,! И„ --И><; управля(отся с единичиь;х

Вi (? (>;><:! Т)>И(гГЕ))О() ))(.ГИСТРа РРЗ)>ЛЬТЯТЯ ТЯким <>браз ".":(, !To импульс, и)сту!Iиииий 13 цепь Il.)ðBër(cët í(>ãÎ иерешн я, проходит !o тс)й схс. 1,((pó (t(û И„>---И<>), которой соответ(г! ))уст т(>>(г) (1) ияхо 1,(и(и(((. )3 состоуи(ии «. ) ?

)3 (,!. ((>;; (х<эм(! «tf;, цепи !1!) р Ял:! Р?1(,п<>гo (c))c- Ь5

)>оса соединен "o вх(э;<ОIH установки единиць< т)Э!ИГРРЯ . <г„, ЗЯПОМИИа(О:ЦПМ ПОЯВЛЕ!!ИЕ СДИНИцы циклическогс переноса. Схемы И (и И„.) фиксиру(от одноименные сочетания индексов четности младших )эазрядов слагаемых, схемы И<3 и N;i — разноименные сочетания индексов четности младших разрядов слагаемых, необходимых для внесения коррекции в результат г. случае появления единицы циклического переноса. мадер?кки 3; и 3() обеспечива(от появление импульсов коррекции в цепи параллельного переноса после срабать(ваиия триггера младшего разряда от возможногo сочетания признаков «нечет-нечет» при наличии единицы циклического переноса. Поэтому время задержек 3 и 33 -- f. задержки 1 перекл(очения триггера.

Б случае операции Вь(<(итяния высокий потенциал подается либо на входь! I u IV, либо HB входы П и П1.

При подаче сигналов па входы f u IV иивертируется четность всех старших нулевых разрядов, предшеству ощих самому старшему значащему разряду числа В. При подаче сигнала на входы )! и fff инвертируется четность всех старших нулевых разрядов, предшествующих самому старп)ему значащему разряду чп-.)B -1

Работу все-;;: .. )ойства мо?кпо IH)оследить следу!Ощь?, ! р..ср ах.

Пример i. ,« . A )

-- + - - - -г

I3.=0, < 0 )=-=- О

В=-О 1 О О 0=-15

0 0 1 9 1 рсзул, тат суIHI(! <.лаГЯЕМЫХ ПО МО(> л(О 2 () корректиру!03!!((e nepe«oсы;

1 1 0 1 первь;и проме куточ (ый PCBy»f. (BT;

1 1 корректирующие переПОCht;

=-=1 0 i 0 О:=-24 — -окоичательиьш реС>(и рация сло?кения начинается с пода ш командного сигнала (высокий потенциал) иа вход ), в результате чего и регистр результата вводится резуль1ат поразрядного суM".IèpîâBIIHÿ по модул)о «два». 13 рассматриваемом примере в регистр результата вводится запись 00101.

По окончании этой операции ня вхочы 1 и П) подается в((со(<()Й потенциал, означающий операцию сложения, В результате чего пячипяют )эяооту,)lипиit с)11)эсдР <(Рчия (Ртно -.

СТЕ È РИЗ))5!ДО)3 Сл 1) ГЯЕ))(ИХ.

172131

В» e, <.))й )<о)сцциал с единичного выхода тр <,, < ня ? 4< н»аличие сигнала на входе

).....;: )»линяют появление сигнала на выходе

<".. - .: < Л-л (ня выходе схемы И14 сигнал отсу". стяуст); высокий потенциал с единичного

«»Ix.),1л тр»паря Т," и наличие высокого поте»цияля на входе П1 — -noH)3aeHrre сигнала ,:)я <н,<ходе схемы И«4, так что на обоих вхо-!

Iax схсм Ил) имеем сигналы (оба разряда—

«»счетные») .

Проди<1)фсрс<нцлрованный сигнал на выходе схемы И<) поступает на счетный вход триггера 7„рсгистра результата и перебрасывает его из состояния «О», установленного поразрядным суммированием по модулю «два», в состояние «1». Одновременно с этим импульс от сочетания «нечет-нечет» поступает в цепи параллельного переноса. Так как на нулевом выходе триггера Тл к этому моменту времени устанавливается низкий потенциал, то схема

h )л оказывается запертой, и импульс через схсму 1Ä4 поступает на счетный вход триггера Т;, регистра результата, устанавливая в нем "-.ÿïèñü «I». Получаем первый промежуточ)<ый результат — 11101.

Си< нял < выхода Н4 поступает на вход

И, ), управляемого единичным выходом триггера Т,,<, так что на выходе И)я имеем высокий «отенцнал, сигнала же нет (данный разряд чстный), Сигнал с выхода И44 поступает

»а вход !!4)), управляемого нулевым выходом триггера Т,-<. Так как в T rr записан «О», на выходе Ил«появляется сигнал (И<)з заперт), <1)ик:Irf)ylorlrrri< печетность данного разряда.

Вслед-.тлис "îãî,,что па один из входов схе"„"4 И;,) при,«<)>«еп высокий потенциал, а на д);угом с»г»яла»ет, то нет сигнала и на выходе сх< мы И)I, и результат суммирования по м<)дул<о "д«я> в данном разряде остается бея ra)<<< llcrlrrsr.

11алнчие высокого потенциала с нулевого выходя 17)ип с ря Т>л обеспечивает прохожде»гге сигналя через схему И,- (НФ заперт), ra I< <то TIT<) f)nil r) a a!)sr

<ет»ым. Высок» потенпиал с пулевого выхода тр <пт< ря Тl I,. обеспечивает прохождение сип<яля <срез схсму И42 (И)2 заперт). На вь:.<ю?«< ХСМЫ И.< II<1 СНГНаЛа, И рвауЛЬтат СуМ««)роня»ня н<) модулк) «двя» TI данном разряде остяслси без rial>Terre

Высок и «от< «пиал еднни плого выхода т<)пп с<):1 7 « )бсспечинает прохождение сигналя <ср<я схс му И.,<, так что первый разряд реп) < тря 4 <) I <1 Ililr)ae нечетным; вместе с

)<пм );ысокнй потенциал с нулевого выхода триггсpa 7 III отпирает схему И. <. Первый пa".<)я)< r)< ïr<.òna Л также не <етн<,<й и па выходе сх< TI,I Н<) воarlèl<à< T сигнал сочетания, пняпяк«н «II<. <ст-и< и т», который через ди< r>< IIII lI f) < I<)ill) <о Il<еночку <<осту<)<1 < т Tl a счстIll, и «ход 7, трнп < ря рсзульлат)1 ll перебрас»lпя<т его ия состоянии «1», установленного но<)язрялп»<м сумм и!)овя<п<< м по модули) !<)a», Г< < о Tr»lниc <<О».

Вслед за этим через линию задержки 3) импульс от сочетания признаков «нечет-нечет> поступает B линию параллельного переноса, а затем, последовательно пройдя схемы И5 и И.-« — на вход схемы Нл)з, которая оказывается отпертой (триггер Т4 в состоянии «1»).

Одновременно с этим дальнейшее распространение импульса в цепи параллельного переноса прекращается, так как схема Ибз запер,а

Импульс на выходе схемы И<)з поступает на счетный вход триггера Т4 регистра результата и перебрасывает его из состояния

«1» в состояние «0».

Окончательная запись в регистре результата — 10100 (24), что соответствует истине.

Пример 2.

Вычитание

54321

+ †+ в

A 01 11=10, — ++ — +

В==0 1 0 1 1=13

00100 результат суммы слагаемых по модулю «два». корректирующие переносы;

00000 первый промежуточный результат; корректирующие переносы;

0 0 0 1 вторс)й промежуточный результат;

1 циклический пере4О нос;

=-0 0 0 1 0=3 — окончательный результат.

Операция вычитания также начинается с подачи командного сигнала (высокий потенциал) на вход V введением в регистр результата поразрядного суммирования по модулю «два». В данном случае в регистр результата вводится запись 00100.

K моменту окончания этой операции на входы 11 и 111 подается высокий потенциал операции вычитания, при этом инвертируется четкость всех старших нулевых разрядов, предшествующих самому старшему значащему разряду числа А.

Высокий потенциал с единичного выхода триггера Т44 регистра А отпирает схему И 4, и сигнал со входа 1! проходит через схему

ÈI4, Сигнал на выходе схемы И24 отсутствует, поэтому четвертый разряд числа, оказывается четным. Высокий потенциал с единичного выхода триггера Т444 и наличие сигнала на входе !!1 обусловливают появление сигнала на выходе схемы Н44, Так как на выходе схе65 мы И 4 сигнала нет, то сигнал отсутствует и

Редактор лп сйнО к п8чВти 3Ф у-4 эщщз ф Щф тираж .84нР экв.

+ Ф» ФЮ

Производственно-поли рафическое предприятие "Патент",Бережковская наб. 24