Устройство передачи цифровой информации

 

Изобретение относится к устройствам передачи дискретной информации в сетях ЭВМ. Цель - повышение скорости передачи , достигается за счет введения обнаружителя информационных сигналов, выполненного на элементе ИСКЛЮЧАЮЩЕЕ ИЛИ, блоках задержки 10, 11 и 12, элементе ИЛИ-НЕ 13, и триггера 16. буферизация принимаемой информации до ее востребования хранится в блоке 18 оперативной памяти 1 ил.

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК (5!)5 Н 04 В 1/66

ГОСУДАРСТВЕННЫЙ КОМИТЕТ

ПО ИЗОБРЕТЕНИЯМ И ОТКРЫТИЯМ

ПРИ ГКНТ СССР

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ (21) 4637072/09 (22) 12.01.89 (46) 23.12.91, Бюл, ¹ 47 (72) В,M. Константиновский, А.А. Мурафетов, В,И. Победин и И.M. Рыбаков (53) 621.395,44(088.8) (56) Ларионов A.M. и др. Вычислительные комплексы, системы и сети. — Л.: Знергоатомиздат, 1987, 288 с. (54) УСТРОЙСТВО ПЕРЕДАЧИ ЦИФРОВОЙ

ИНФОРМАЦИИ. Ы „1700755 А1

57) Изобретение относится к устройствам передачи дискретной информации в сетях

"-ВМ, Цель — повышение скорости передачи, достигается за счет введения обнаружителя информационных сигналов, выг,олненного на элементе ИСКЛЮЧАЮЩЕЕ ИЛИ, блоках задержки 10, 11 и 12, элементе ИЛИ вЂ” HE 13, и триггера 16. Буфоризация принимаемой информации до ее востребования хранится в блоке 18 оперативной памяти. 1 ил.

1700755

Изобретение относится к области электросвязи и может быть использовано, например, в вычислительных системах, а устройствах обмена высокоскоростной информацией, Целью изобретения является повышение скорости передачи.

На чертеже представлена структурная электрическая схема устройства передачи цифровой информации.

Устройство содержит первый 1, второй

2,.третий 3, четвертый 4, пя ый 5 и шестой 6 элементы И, первый 7 и второй 8 инверторы, элемент ИСКЛЮЧАЮЩЕЕ ИЛИ 9, первый

10, второй 11 и третий 13 блоки задержки, элемент ИЛИ вЂ” НЕ 13, счетчик 14, первый 15, второй 16 и третий 17 триггеры и блок 18 ,оперативкой памяти.

Устройство передачл цифровой информацил работает следующим образом.

Первый 1, второй 2, третий 3 и четвертый 4 элементы И представляют собой кодер, после которого. наличие импульса на выходе инвертора 7 означает единицу информации, наличие импульса на выходе вто.рого инвертора 8 — нулевую информацию в канале, Информация в таком виде поступает на первый триггер 15, который преобразует ее в униполярную и передает на запись в блок 18. Пятый элемент И 5 формирует импульсы выборки блока 18, которые являются одновременно и импульсами для пересчета адресов блока 18 счетчиком 14.

Переключение адреса в счетчике 14 происходит задним фронтом импульса. Тем самым обеспечивается предустановка адреса и задержка его переключения относительно этого сигнала.

Конец передачи информации по каналу фиксируется появлением сигнала на инверсном выходе третьего триггера 17, который вместе с вторым триггером 16, элементом

ИЛИ-НЕ 13, блоками 10 — 12 и элементом

ИСКЛЮЧАЮЩЕЕ ИЛИ 9 составляет блок весового суммирования. При этом второй триггер 16 переключается в состояние "1" по инверсному выходу(поло>кение "Чтение" для блока 18). Величины задержки первого

10, второго 11 и третьего 12 блоков составляют соответственно 1/4, 1/2 и 3/4 длительности такта частоты синхронизации устройства. Это позволяет выделять моменты начала и конца передачи информации.

Таким образом, вся информация по каналу последовательно записывается в блок 18.

После окончания приема информации на выходе третьего триггера 17 появляется сигнал "Лог. 1", после приема которого прини5

55 мающий процессор начинает выдавать тактовую частоту СИ и СЧ, по которой импульсы через пятый элемент 5 поступают на блок

18 аналогично импульсам записи (обнуленный импульсом с выхода третьего триггера

17 счетчик ведет также пересчет адресов).

По окончании считывания информации из блока 18 принимающим процессором выдается импульс СБРОС (конец считывания), который устанавливает второй триггер 16 и счетчик 14 через шестой элемент И 16 а исходное состояние. Устройство готово к передаче новой информации.

Формула изобретения

Устройство передачи цифровой информации, содержащее последовательно соединенные первый и второй элементы И и первый инаертор и последовательно соединенные третий и четвертый элементы И и второй инвертор, причем вторые входы второго и четвертого элементов И подключены к вторым входам соответственно первого и третьего элементов И, первые входы которых объединены, о т л и ч а ю щ е е с я тем, что, с целью повышения скорости передачи, введены пятый и шестой элементы И, первый, второй и третий триггеры, элемент ИСКЛЮЧАЮЩЕЕ ИЛИ, три блока задержки, счетчик, элемент ИЛИ-НЕ и блок оперативной памяти, информационный вход которого подключен к выходу первого триггера, два входа которого объединены попарно с входамл элемента ИСКЛЮЧАЮЩЕЕ ИЛИ и пятого элемента И и подключены к выходам первого и второго инаертороа, выход элемента ИСКЛЮЧАЮЩЕЕ ИЛИ соединен с первым входом элемента ИЛИ вЂ” НЕ непосредственно, а с вторым, третьим и четвертым его входами через соответствующие первый, второй, третий и четвертый блоки задержки, выход элемента ИЛИ вЂ” НЕ подключен к объединенным синхронизирующим входам второго и третьего триггеров, информационные входы которых обьединены и подключены к нулевой щине, выход второго триггера подключен к входу "Сброс" блока оперативной памяти, синхронизирующий вход которого объединен с синхронизирующим входом счетчика и подключен к выходу пятого элемента И, третий вход которого объединен с установочным- выходом третьего триггера, выход которого через шестой элемент И подключен к установочному входу счетчика, выход которого подключен к адресному входу блока оперативной памяти, при этом установочный вход второго триггера и второй вход шестого элемента И объединены,