Устройство для ввода и вывода информации

 

Изобретение относится к вычислительной технике и может быть использовано вГ7многоканальных системах ввода и регистрации информации. Цель изобретения - расширение области применения устройства. Устройство содержит входы 1.1-1.п. 2, 3, 4.1- 4.П, триггеры 5.1-5.П, 6, демультиплексор 7, счетчик 8,'мультиплексор 9, суммирующий блок 10, коммутатор 11, регистр 12. мультиплексор 13, демультиплексоры 14, 15, счетчик 16, блок 17 управления, триггеры 18.1-18.п, коммутатор 19, блок 20 памяти, регистр 21, мультиплексор 22, демультип,- лексор 23, дешифраторы 24, 25, элемент ИЛИ-НЕ 26, выходы 27, 28, вход 29. При вводе информация от каналов по входам 4,1-4.п через мультиплексор 9 подается в блок 20 памяти, запросы на ввод подаются на триггеры 5.1-'5.п. Опрос входов 4.1-4.П и триггеров 5.1-5.П через мультиплексоры 13, 9 производится счетчиком 8. Подсчет числа(/Сс<N <а

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК (я)5 G 06 -F 3/12

ГОСУДАРСТВЕННЫЙ КОМИТЕТ

ПО ИЗОБРЕТЕНИЯМ И ОТКРЫТИЯМ

ПРИ ГКНТ СССР

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ (21) 4833830/24 (22) 31.05.90 (46) 30.01,92. 6юл. и 4 (71) Научно-производственное обьединение

"Кибернетика" (72) И. Н. Сметанин, Ю.П. Рукода нов и

Л.В,Друзь (53) 681.327.11 (088.8) (56) Авторское свидетельство СССР

N 1 t26945, кл. 6 06 F 3/04, 1982.

Авторское свидетельство СССР

М 1287277, кл. Н 03 К 17/00, 1985.

Авторское свидетельство СССР

N 1304012, кл. 6 06 F 3/12, 1985, (54) УСТРОЙСТВО ДЛЯ ВВОДА И ВЫВОДА

ИНФОРМАЦИИ (57) Изобретение относится к вычислительной технике и может быть использовано в, Д2ы, 1709295 А1 многоканальных системах ввода и регистрации информации. Цель изобретения — расширение области применения устройства.

Устройство содержит входы 1.1-1.п. 2. 3, 4.14.п, триггеры 5.1-5.п, 6, демультиплексор 7, счетчик 8, мультиплексор 9, суммирующий блок 10, коммутатор 11, регистр 12, мультиплексор 13, демультиплексоры 14, 15, счетчик 16, блок 17 управления, триггеры

18.1-18.п, коммутатор 19, блок 20 памяти, регистр 21, мультиплексор 22, демультиплексор 23, дешифраторы 24, 25, элемент

ИЛИ-НЕ 26, выходы 27, 28, вход 29. При вводе информация от каналов по входам

4,1-4.п через мультиплексор 9 подается в блок 20 памяти, запросы на ввод подаются на триггеры 5.1-5.п. Опрос входов 4.1-4.п и триггеров 5.1-5,п через мультиплексоры 13, 9 производится счетчиком 8. Подсчет числа

1709295 байтов, принятых от каналов, обеспечивается суммирующим блоком 10, коммутатором

11 и регистром 12. Режим ввода/вывода задается демультип/låксором 14. Признаки конца массива каналов при вводе выявляются дешифратором 24, и через демультиплексор 15 устанавливаются соответствующие триггеры 18. Триггеры 18 апрашиваются счетчиком 16 и мультиплексором 28, который включает устройство регистрации, Сиг-,, налы запросов при вводе информации

Изобретение относится к вычислительной технике и может быть использовано в многоканальных системах ввода и регистрации информации.

Известно устройство для ввода информации, содержащее регистр, коммутатор, блок управления, счетчик, мультиплексор, группу счетчйков, блок памяти.

Данное устройство обеспечивает ввод только однобитовой информации от дискретныхдатчиков, причем режим считывания информации из блока памяти обеспечивается только после накапливания определенного числа битов в приемных. счетчиках, чта ограничивает область применения устройства и увеличивает время вывода информации.

Наиболее близким к предлагаемому является устройство для вывода информации. .содержащее блок памяти, коммутатор, первый и второй счетчики, регистр, первый и второй дешифраторы, блоки управления.

В известном устройстве ввод информации в параллельных кодах осуществляется только п одному каналу, а в качестве исполнительного устройства при выводе инфор. мации- используется печатающее устройство, что не позволяет применять известное устройство в многoKBHBëüíüè системах ввода информации с другими устройствами регистрации, ограничивает область его использования.

Цель изобретения — расширение области применения устройства за счет ввода информации от нескольких каналов с независимым выводом ее на регистрирующее устройство.

Поставленная цель достигается тем, что в устройство для ввода и вывода информации, содержащее триггер вывода, первый и .второй счетчики, выходы которых соединены с информационными входами первого коммутатора, выходы которого соединены с первыми адресными входами блока памя5

1Г

40 поступают через входы 2 на триггер 6, который также опpBLUvlBBeTcR мультиплексором

13. Признаки конца массива каналов при выводе анализируются дешифратооом 25, который вместе с дешифратором 24 через элемент ИЛИ-НЕ 26 управляет обнулением ячеек регистра 12. Адреса ячеек блока 20 памяти задаются счетчиками 8, 16 через коммутатор 19 и регистром 12. Циклы ввода и вывода информации иэ блока 20 памяти организуются блоком 17 управления. 4 ил. ти, выходы которого соединены с информационными входами первого регистра, выходы которого соединены с первыми выходами устройства и входами первого дешифратора, второй дешифратор, и блок управления, введены первая группа триггерав ввода, вторая группа триггеров признака конца массива, пеовый, второй и третий мультиплексоры, первый, второй, третий и четвертый демультиплексоры, суммлруюший блок, второй коммутатор, второй регистр, элемент ИЛИ-НЕ, причем группа первых входов устройства соединена с единичными входами триггеров ввода первой группы, второй вхбд устройства — с единичным входом триггера вывода. выходы триггеров ввода первой группы и триггера вывода соединены с информационными вхадамл первого мультиплексора, выход которого соединен с управляющим входом гервого счетчика и управляющим входам блока управления, тактовый вход которого объединен с тактовыми входами первого л второго счетчиков и третьим входом устройства, группа четвертых входов которого соединена с информационными входами второго мультиплексора, адресные входы которого соединены с выходами первого счетчика и адресными входами råðâîão мультиплексора, и первого демультиплексора, выходы которого соединены с входами установки в нуль ",ðèããåðîâ ввода первой группы и триггера вывода, вывода, информационный вход первого демультиплексора соединен с третьим выходом блока управления и входам установки в нуль первого регистра, первый выход блокА управления соединен с входом обращения блока памяти, информационные входы которого соединены с выходами второго мультиплексора и входами второго дешифратора, выход которого соединен с информационным входом второго демультиплексара адресными входами подключенного выходам первого

1709295

40 счетчика, а выходамл — к единичным входам триггеров признака конца массива второй группы, вь;ходы которых соединены с информационными входами третьего мультиплексора, адресными входами подключенными к выходам второго счетчика, а выходом — к второму выходу; стрсйства и управляющему входу второго счетчлка, пятый вход устройства соединен с информационным входом третьего демультиплексора, адресными входами подключенного к выходам второго счетчика, а выходами — к входам установки в нуль триггеров признака конца массива второй группы, выходы первого и второго дешифраторов соединеHbl соответственно с первым и вторым входами элемента ИЛИ-ЕЕ, выход которого соединен с первым входом суммирующего блока и с управляющим входом второго коммутатора, входы которогс соединены с выходами суммирующего блока, выходы коммутатора соединены с информационными входами второго регистра, управляющие входы записи и чтения которого объединены с выходом первого коммутатора, а тактовый вход второго регистра соединен с вторым выходом блока управления, выходы второго регистра соединены с группсл вторых входоа суммирующего блока и вторыми адсесными входами блокг памяти, вход установки режима которого объединены с уп.равляющим exo„-„îì первого коммутатора, герез согласующий резистор — с шиной лсточника питания и группой выходов четвертого демультиплексора, адреснь:.ми входами соединенного с выходами первого счетчика, а информационным входом — с нулевой шиной источника питания.

На фиг. 1 приведена функциональная с; на фиг. 2 — схема блока управления; на фиг. 3 — схема коммутатора; на фиг. 4 — временные диаграммы его работы.

Устройство содержит входы 1 запросов на ввод информации, вход 2 запроса на вывод информации, входтактовый 3, информационные входы 4, группу триггеров 5 ввода, триггер б вывода, первый демультиплексор

7, первый счетчик 8, второй мультиплексор

9, суммирующий блок 10, второй коммута—:îð 11, второй реглстр 12, первый мультиплексор 13, четвертый 14 и второй 15 демультиплексоры, второй счетчик 16, блок

17 управления, группу триггеров 18 признака конца массива, первый коммутатор 19, блок 20 памяти, первый регистр 21,.третий мультиплексор 22, третий демультиплексор

23, второй 24 и первый 25 дешифратсры, элемент ИЛИ-НЕ 26, группу информацион50

5

20 ных выходов 27, выход 28.управления и вход

29 окончания вывода.

Блок 17 управления состои-, из счетчика

30, дешифратора 31, коммутатора 32 и элемента HE 33.

Коммутатор 19 содержит элементы HE

34, И 35 и Зб и ИЛИ 37.

Элементы, входящие B сос-. ав устройства, выполнены нэ микросхемах 564-й серии.

Регистр 12 выполнен на многоцелевом регистре 564 ИР 11, каждому каналу соответстаует ячейка, адресуемая по входам W npu вводе информации в регистр и по входам R при считывании информации из регистра, импульс записи подается на вход С регистра, Триггеры 5 предназначены для фиксировэния запросов от каналов при вводе информации, триггер б — для фиксирования запросов от регистрирующего устройства.

Дешифратор 25 выявляет признак конца массива (Ktvi) при вводе информации от каналов, дешифратор 26 — признак конца массива при вводе информации от каналов.

Триггеры 18 фиксируют признаки KM для каждого канала при вводе информации.

Блок 20 памяти обеспечивает хранение вводимой информации о — каналов. Суммирующий блок 10, коммутатор 11 v, регистр 12 считывают число байтов, вводимых или выводи 1blx устройством для каждого канала.

Счетчик 8 с мультиплексором 13 обеспечив",ет циклическил опрос триггеров 5 и 6; счетчик 16 с демультиглексорвм 22 — цикллческий опрос триггеров 18. Демультиплексор 14 устанавливает режим ввода или вывода информации. ДеMóëüòèïëåксоры, и

23 предназначены для установки в нуль соответственно триггеров 5, 6 и 18. Демультиплексср 15 обеспечивает выборку соответствующего из триггеров 18 признака

KM для текущего кэналг. Регистр 21 обеспечивает хранение выдгааемых байтов информации. Входы 1 соединены с единичными входами триггеров 5, вход 2 — с единичным входом триггера б. Выходы триггеров 5 и 6 соединены с мультиплексором 13, выход которого соединен с входом блока 17 управления и управляющим входом счетчика 8.

Тактовые входы счетчиков 8 и 16 соединены с тактовым входом блока 17 управления и входом 3 устройства. Выходы счетчика 8 соединены с адресными входами мультиплексоров 9 и 13 и демультиплексороа 7, 14 и 15 и коммутатором 19. Выходы мультиплексора 7 соединены с нулевыми входами триггеров 5 и 6. Выходы демультиплексора 14 соединены с согласующим резистором R, входом W/R блока 20 памяти, управляющими входами блока 17 управления и коммутатора 19, Выходы демультиплексора 15

1709295 соединены с входами триггеров 18, Выходы счетчика 16 соединены с коммутатором 19, адресными входами мультиплексора 22, демультиплексора 23. Выходы триггеров 18 соединены с входами мультиплексора 22, нулевые входы триггеров 18 — с выходами демультиплексора 23. Выход мультиплексо. ра 22 соединен с выходом 28 и управляющим входом счетчика 16, Вход 29 соединен с 0-входом демультиплексора 23. Входы 4 соединены с мультиплексором 9, выходы которого соединены с D-входами блока 20 памяти и дешифратором 24. Выход дешифратора 24 соединен с элементом ИЛИ-НЕ 26 . и 0-входом демультиплексора 15. Выходы коммутатора 19 соединены с адресными входами блока 20 памяти и входами W, R регистра 12, Выходы блока 20 памяти соединены с регистром 21, выходами подключенного к выходам 27 и дешифратору 25.

Выход дешифратора 25 соединен с элементом ИЛИ-НЕ 26, выход которого соединен с коммутатором 11 и входом суммирующего блока 10, последовательно включенного с коммутатором 11 и регистром 12, Выходы регистра 12 соединены с другими входами сумматора 10 и адресными входами блока

20 памяти, Первый выход блока 17 соединен с нулевым входом регистра 21, второй выход— с управляющим входом блока 20 памяти, третий выход — с тактовым входом регистра

12, четвертый выход — с ГЗ-входом демультиплексора 7.

Устрййство работает следующим образом.

В исходном состоянии все элементы памяти, триггеры, регистры, счетчики, входящие в устройство, обнулены (цепи обнуления не показаны). Ввод информации от каналов в параллельных кодах осуществляется по входам 4,1-4,п, йри этом по соответствующим входам 1.1 — 1,п каналы выставляют импульсные сигналы запросов на ввод информации и соответствующие триггеры 5,1 — 5,n устанавливаются в единичное состояние. При подаче тактовых импульсов на вход 3 устройства счетчик 8 через мультиплексор 13 опрашивает выходы триггеров 5 и б, а счетчик 16 через мультиплексор 22 — триггеры 18. При опросе. например, сработанного триггера 5.п на выходе мультиплексора 13 формируется сигнал, который останавливае счетчик 8. воздействуя на его управляющий вход, и запускает блок 17 управления, На выходах счетчика 8 формируется адрес и-го канала.

При этом информационные вхоДы 4,п через мультиплексор 9 подключаются к Р-входам блока 20 памяти. Адрес и-го канала с выходов счетчика 8 подается на адресные входы

55 демультиппексоров 7, 14 и 15 и входы коммутатора 19. Демупьтиплексор 7 подключает третий выход блока 17 к нулевому входу триггера 5,п. Демультиппексор 15 подключает выход дешифратора 24 к единичному входу триггера 18.п. У демультиплексорг 14 выходы, соответствующие адресам группы триггеров 5, объединены через согласующий резистор R с источником питания и подключаются через демультиплексор14 к нулевой шине этого источника. Поэтому для адресов триггеров 5, т,е. для каналов ввода информации, на выходах демультиплексора

14 устанавливается нулевой потенциальный сигнал, соответствующий режиму ввода информации в блок 20 памяти. Зтот сигнал подается на управляющий вход W/R блока

20 памяти и управляющий вход коммутатора

19, который подключает выходы счетчика 8 к первым здресным входам блока 20 памяти, нз вторые адресные входы ко — îðîãî поступает адрес с выходов регистра 12.

Регистр 12 вместе с суммирующим блоком 10 и комму втором 11 формируют число байтов для каждого канала информации следующим образом.

При отсутствии сигналов на выходах дешифра ape."í 24, 25 нз выходе элемента

ИЛИ-НЕ 26 формируется единичный сигнал, поступающий на вход суммиру.ощего блока

10 и открывающий коммутатор 11. Суммиру,ощий блок 10 прибавляет единицу к числу, накапливземому в соответствующей ячейке регистра 12, Указанная ячейка регистра 12 адресуется счетчиком 8 в режиме ввода информации по входу регистра 12. Сумма с выходов блока 10 через ком :утзтор 11 поступает на информационные входы регистра 12 и фиксируется в указанной ячейке сигналом, подаваемым на С-вход регистра

12 с выхода "Ь" блока 17 управления. Зта сумма считывается из указанной ячейки регистра 12, адрес задан счетчиком 8 по входам R регистра 12. Считанная сумма поступает на входы суммирующегс блока 10 для модификации в следую цих циклах работы блока 17 управления и т.д. Таким образом, при поступлении байтов информации и-го канала в соответствующих циклах блок

17 управления производит запись принятого числя байтов в соответствующую ячейку регистра 12. Код этого числа подается на вторые адресные входы блока 20 памяти, В начальном положении для г -; о канала на выходах регистра 12 установлен нулевой код, соответствующий налево ."у числу принятых байтов информации от „1нного канала.

В режиме ввода инфо,;; ;: . «1 блок 17 вырабатывает три упп: -, » .: сигнала

1709295

"а", "b", "с". Сигнал "а" обеспечивает запись принятого от и-го канала байта информации в блок 20 памяти по адресу, заданному счетчиком 8 (адрес данного канала) и регистром

12 (число принятых байтов от данного канала). Сигнал "b" увеличивает на единицу содержимое ячейки регистра 12, адресованной счетчиком 6. Сигнал "с" через демультиплексор 7 устанавливает в нуль триггер 5 и. Этим завершается один цикл ввода информации. После сброса триггера

5,п снимается сигнал с выхода мультиплексора 13, отключается блок 17 управления и снова включается счетчик 8, и через мультиплексор 13 продолжается циклический onрос триггеров 5 и 6. Устройство работает аналогично при поступлении информации от других каналов и срабатывании других триггеров 5. Таким образом, в блоке 20 памяти в соответствующих зонах памяти накапливаются массивы информации, вводимые от разных каналов. Каждый байт, вводимый от п-ro канала, анализируется дешифратором 24. При обнаружении байта— признака конца массива (например, символа ), на выходе дешифратора 24 формируется сигнал, который подается на вход демультиПлексора 15 и вход элемента ИЛИНЕ 26. При опросе n-ro канала сигнал дешифратора 24 через демультиплексор 15 устанавливает в.единичное состояние триггер 18.п, Нэ выходе элемента ИЛИ-HE 26 устанавливается нулевой сигнал, который закрывает коммутатор 11 и на входы регистра 12 подаются нулевые сигналы. При этом в текущем цикле блока 17 управления сигнал "b" устанавливает ячейку n-ro канала регистра 12.в нулевое состояние, подготавливая ее для последующего считывания массива данных, принятого от и-го канала.

Триггеры 18 непрерывно опрашиваются сигналом от счетчика 16 и мультиплексором

22. При опросе сработанного триггера 18.п на выходе мультиплексора 22 формируется сигнал, который останавливает счетчик 16, и выдается по выходу 28 на пуск регистрирующего устройства, например, перфоратора. Регистрирующее устройство после выхода в режим регистрации подает по входу 2 импульсный сигнал запроса информации и устанавливает в единичное состояние триггер 6, При опросе триггера 6 счетчик 8 формирует адрес, по которому демультиплексор 14 отключает свои выходы от нулевой шины источника питания. На выходах демультиплексора 14 устанавливается единичный потенциальный сигнал, соответствующий режиму вывода информации, Этот сигнал подается на вход W/R блока 20 памяти и переключает через коммутатор 19 первые адресные входы блока 20 памяти к выходам счетчика 16, на выходах которого установлен адрес данного n-ro канала. Аналогично описанному включается блок 17 уп5 равления, который в режиме вывода данных в одном цикле также формирует управляющие сигналы "а", "Ь", "с". Сигнал "а" считывает в регистр 21 байт информации из ячейки блока 20 памяти, адресуемой счетчи10 ком 16 и регистром 12. Сигнал "b" увеличивает на единицу содержимое ячейки регистра 12, адресуемой счетчиком 16, т.е. ячейки и-го канала. Сигнал "с" устанавливает через демультиплексор T триггер 6 в ну15 левое состояние и обнуляет регистр 21, Счетчик 8 продолжает опрос триггеров 5 и

6. Байт информации из регистра 21 через выходы 27 подается в устройство регистрации, После этого регистрирующее устройст20 во снова подает по входу 2 сигнал запроса следующего байта информацию данного иго канала и описанный процесс повторяется.

Каждый байт, выводимый в регистр 21, 25 анализируется дешифратором 25, При обнаружении символа конца массива через элемент ИЛИ-НЕ 26 устанавливается в нуль соответствующая ячейка в регистре 12, аналогично описанному. Регистрирующее уст30 ройство, получив символ конца массива, формирует на носителе разделительный участок, отделяющий зарегистрированный массив n-ro канала от последующих регистрируемых массивов. После этого регистри35 рующее устройство по входу 29 выдает сигнал "Конец вывода", который через демультиплексор 23, адресуемый счетчиком

16, устанавливает в нуль триггер 18.п. При этом. снимается сигнал с выхода мульти40 плексора 22, устройство регистрации отключается и снова включается счетчик 16 для опроса триггеров 18. Аналогично работает устройство при наличии признаков конца массива от других каналов, т.е, 45 срабатывании других триггеров 18, Суммарное время опроса триггеров 5 и

6 с учетом времени цикла блока 17 управления меньше длительности периода между запросами, выставляемыми по входам 1 ус50 тройства, и составляет десятки (сотни) мкс.

Так как регистрирующие устоойства являются медленно действующими, то период между запросами, поступающими по входу

2 на триггер 6 составляет единицы (десятки)

55 мс, Поэтому за время вывода байтов информации одного канала устройство успевает принять информацию от и-го числа каналов, В предложенном устройстве за счет введения в него двух групп триггеров,.трех мультиплексоров, четырех демультиплексо")709295 ров, суммирующего блока, второго коммутатора, второго регистра, элемента _#_PN-HE обеспечивается независимый ввод информации от нескольких каналов и вывод этой информации на устройство регистаации, причем во время работы устройства регистрации не блокируются каналы ввода информации, что повышает пропускную способность устройства, сокращает время обмена информацией, возможность работы с многоканальными слстемами и расширяе область применения предлагаемого устройства, ©ормула изобрет8Hèÿ

Устройство для ввода и вывода информации, содержащее триггер вывода, первый и второй счетчики, выходы которых соединены с информационными входами первого коммутатора, выходы которого соединены = первыми адресными входами блока памяти, выходы которого соединены с информационными входами первого регистра, выходы которого являются информационными выходами устройства и соединены с входами первого дешифратора, второй дешифратор, блокуправления,отличающееся тем, что, с целью расширения области применения, в него введены группа триггеров ввода, группа триггеров прлзнака кон a массива, первый — третий мультиплексоры, первый— четвертый демультиплексоры, сумм1лрующий блок, второй коммутатор, второй регистр, элемент ИЛИ-НЕ, причем единичные входы соответствующих триггеров ввода являются входами запроса на нвод устройства, единичный вход триггера вывода входом запроса на вывод устройства, выходы тр лггеров ввода и триггера вывода соединены с информационными входами первого мультиплексора, выход которого соединен с yl".равляющими входами первого счетчика и блока управления, тактовый вход которого обвединен с тактовыми входами первого и второго счетчиков и валяется тактовым входом устройства, информационные входы второго мультиплексора — информационными входами устройства, адресные входы второго мультиплексора соединены с выходами первого счетчика, адресными входами первого мультиплексора и первого демультиплексора, выходы которога соединень: с

: 5

О0

Д0 п5 лп

50 входами установки в 0" триггеров ваада и триггера вывода, инфоомационныи вход первого демультиплексора соединен с тр тьим выходом блока управления и нхсдом установки в "0" первого регистра, пернь.й выход блока управления соединен с входом обращения блока памяти, информационные ьходы которого соединены с выходами BTopof мультлплексора и входами второ о дешифратора, выход которого соединен = информационным входом второ-о демультиплексора, адресные входы которога подключены к выходам первого счет 1ика, а выходы — к единичным входам триггерoB признака:<онца массива, выходы которых са8динены с информационными входами тре1ьегo мультиплексора, адресные входы которого подключены к выходам второго счет1икэ, а выход — к уаранля|ащему входу второго счетчика, адресные входы гретьего демультиплексора подключены к BB;::

3709295

РС25 вмк1Ф

Ф21 ъ g ф.

3 а

/ФЦ Я

ЖЫ - Режим сипа

ЖЙ& — Нюппре3. птеянаю

Составитель И.Сметанин

Редактор Л.Пчолинская Техред M.Ìîðãåíòàë КоРРектоР И . Муска

Заказ 425 Тираж Подписное

ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР

113035, Москва, Ж-35, Раушская наб„4/5

Производственно-издательский комбинат "Патент", г. Ужгород, ул.Гагарина, 101