Устройство для выполнения базовой операции быстрого преобразования хартли-фурье вещественных последовательностей

 

Изобретение относится к вычислительной технике и может быть использовано в системах цифровой обработки сигналов. Цель изобретения - сокращение оборудования . Поставленная цель достигается за счет того, что устройство содержит три элемента И, три триггера, девять регистров, три элемента ИЛИ, шесть коммутаторов, сумматоры-вычитатели, элемент ИСКЛЮЧАЮЩЕЕ ИЛИ и соответствующие связи между узлами устройства.2 ил.

СОК З СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК (я)л G 06 F 15/332

ГОСУДЯРСТВЕННЫИ КОМИТЕТ

ПО ИЗОБРЕТЕНИЯМ И ОТКРЫТИЯМ

ПРИ ГКНТ СССР

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ (21) 4803510/24 (22) 19.03.90 (46) 07,03.92. Бюл, N. 9 (71) Львовский научно-исследовательский радиотехнический институт (72) А.А.Мельник и И.Г,Цмоць (53) 681.32 (088.8) (56) Каляев А,В, Многопроцессорные системы с программируемой архитектурой. М.:.

Радио и связь, 1984, с. 189, рис. 5..41.

Авторское свидетельство СССР

Ит 1594562, кл. G 06 F 15/332, 1989. (54) УСТРОЙСТВО ДЛЯ ВЫПОЛНЕНИЯ БАЗОВОЙ ОПЕРАЦИИ БЫСТРОГО ПРЕОБРАИзобретение относится к вычислительной технике и может быть использовано в системах цифровой обработки сигналов.

Известно устройство для выполнения базовой операции быстрого преобразования Фурье, содержащее четыре умножителя, три сумматора и три вычитателя.

Недостатки устройства — низкое быстродействие и большие аппаратные затраты.

Наиболее близким по технической сущности к изобретению является устройство выполнения базовой операции быстрого преобразования Хартли — Фурье вещественных последовательностей, содержащее четыре регистра, сумматор, вычитатель, комплексный умножитель и два коммутатора, причем выход первого регистра соединен с первыми входами сумматора, вычитателя и комплексного умножителя, выход второго регистра соединен с вторыми входами сумматора,. вычитателя и комплек„„Я2„„1718229 А1

ЗОВАНИЯ ХАРТЛИ вЂ” ФУРЬЕ ВЕЩЕСТВЕННЫX ПОСЛЕДОВАТЕЛЬНОСТЕЙ (57) Изобретение относится к вычислительной технике и может быть использовано в системах цифровой обработки сигналов.

Цель изобретения — сокращение оборудования. Поставленная цель достигается за счет того, что устройство содержит три элемента

И, три триггера, девять регистров, три элемента ИЛИ, шесть коммутаторов, сумматоры-вычитатели, элемент ИСКЛЮЧАЮЩЕЕ

ИЛИ и соответствующие связи между узлами устройства. 2 ил. сного умножителя, третий вход. которого соединен с выходом третьего регистра, выход четвертого регистра соединен с четверым входом комплексного умножителя, выход сумматора соединен с первым входом первого коммутатора, второй вход которого соединен с первым выходом комплексного умножителя, второй выход комплексного умножителя соединен с вторым входом второго коммутатора, первый вход которого соединен с выходом вычитателя, входы управления коммутаторами соединены с входом управления устройства, выходы коммутаторов являются выходами устройства, а входы регистров — входами устройства, Недостаток известного устройства— большие аппаратные затраты, так как оно содержит комплексный умножитель, сумматор и вычитатель.

Цель изобретения -сокращение объема оборудования.

1718229

20 выход третьего коммутатора соединен с пер25 вым входом первого сумматора-вычитателя, 30

В устройство для выполнения базовой операции быстрого преобразования Хартли — Фурье вещественных последовательностей, содержащее .четыре регистра и два коммутатора, дополнительно введены пять 5 регистров, даа сумматора-.вычитателя, четыре коммутатора, три.триггера, три элемента

ИЛИ, три элемента И и элемент ИСКЛЮЧАЮЩЕЕ ИЛИ, причем тактовый вход устройства соединен с вторыми входами первого и второго элементов И, синхровходами пятого, седьмого, девятого регистров, второго триггера и инверсным входом сброса третьего триггера, вход начальной установки соединен с вторым входом элемента ИЛИ и входом сброса первого, второго триггеров, вход режима работы:устройства соединен с информационным входом первого триггера, синхровход которого соединен с первым входом записи устройства, пЕрвый, второй, третий и четвертый информационные входы устройства соединены с информационными входами первого, второго, третьего и четвертого регистров, второй вход записи устройства соединен c,ñèíõðoâõîäàìè первого и второго регистров, третий вход записи устройства соединен с первым входом третьего элемента ИЛИ, выход которого соединен с синхровходами третьего и четвертого регистров, первый вход первого элемента И соединен с выходом (и+1)-ro разряда девятого регистра, выход первого элемента И соединен с первым входом первого элемента ИЛИ, выход. которого соединен с входом сброса девятого регистра, информационный вход которого соединен с прямым выходом первого триггера, инверсный выход которого соединен с вторым входом второго элемента ИЛИ, первый вход которого соединен с выходом n-ro разряда девятого регистра, с входом управления первого сумматора-вычитателя и с вторым входом элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, выход второго элемента ИЛИ соединен с информационным входом второго триггера и вторым выходом состояния устройства, первый выход состояния устройства соединен с выходом второго триггера, выход первого разряда девятого регистра соединен с входами задания режима третьего и четвертого регистров, входами управления первого. второго, третьего и пятого коммутаторов, синхроаходами шестого, восьмого регистров и третьего триггера, выход которого соединен с входами сброса пятого и седьмого регистров, первый вход элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, соединен с третьим выходом второго коммутатора, выходы первого коммутатора соединены с управляющими входами четвертого коммутатора, упрааляющие входы шестого коммутатора соединены с первым и вторым выходами втОрого коммутатора, третий разряд второго входа которого соединен с выходом третьего элемента И, выход и-ro разряда третьего регистра соединен с первым разрядом второго входа первого коммутатора, c первым входом третьего элемента И и вторым разрядом второго входа коммутатора, вход первого разряда которого соединен с входом второго разряда второго входа первого коммутатора и выходом n-ro разряда четвертого регистра, инверсный выход и-го разряда которого соединен с вторым входом третьего элемента И, выход второго разряда девятого регистра — с первым входом элемента И, выход которого соединен с вторым входом третьего элемента

ИЛИ, выход первого регистра соединен с перными информационными входами третьего и пятого коммутаторов, третьими входами четвертого и шестого коммутаторов, выход второго регистра соединен c,âòîðûìè входами четвертого и шестого коммутаторов, второй вход которого соединен с выходом четвертого коммутатора, четвертый вход которого соединен с выходом шестого регистра, вход которого соединен входом пятого регистра и выходом первого сумматора-вычитателя, выход пятого регистра соединен с первым информационным выходом устройства и сдвигом на один разряд вправо с вторым входом третьего коммутатора, выход элемен та ИСКЛЮЧАЮЩЕЕ ИЛИ соединен с управляющим входом второго сумматора-аычитателя. первый вход которого соединен с выходом пятого регистра, второй вход которого соединен со сдвигом на один разряд вправо с выходом седьмого регистра,, вход которого соединен с входом восьмого регистра и выходом второго сумматора-вычитателя, второй вход. соединен с выходом. шестого коммутатора, четвертый вход которого соединен с выходом восьмого регистра, выход седьмого регистра соединен с вторым выходом устройства, первые разряды первых входов первого, второго коммутаторов и первые входы четвертого, шестого коммутаторов соединены с потенциалом "Лог. "0", второй разряд первого входа первого коммутатора, второй и третий разряды первого входа второго коммутатора и информационный вход третьего триггера соединены с потенциалом "Лог. "1".

Сокращение затрат оборудования в предлагаемом устройстве по сравнению с известным достигается за счет вычисления базовой операции быстрого преобразования Хартли — Фурье на базе двух суммато1718229

5 6 ров-вычитателей. Предлагаемое устройство единен с вторым входом третьего элеотличается наличием новых блоков: четырех мента И, прямой выход триггера 12 ссекоммутаторов, пяти регистров, двух сумма- динен с информационным входом торов-вычитателей; двух триггеров, трех регистра 19, выход триггера 36 соединен элементов Иг1И, двух элементов И, элемен- 5 с входами сброса регистров 32 и 34, та ИСКЛЮЧАЮЩЕЕ ИЛИ и их связей с ос- второй вход элемента ИСКЛЮЧАЮЩЕЕ тальными элементами схемы. ИЛИ соединен с инверсным выходом триг. На.фиг.1 представлена схема устройст- гера 12, выход элемента И 11 соединен с ва для выполнения базовой операции быст- первым входом элемента ИЛИ 18, выход рого преобразования Хартли — Фурье 10 которого соединен с входом сброса регист(БПХФ) вещественных последовательно.- ра 19, n+1-й выход которого соединен с перстей; на фиг. 2 — граф алгоритма Хартли и вым входом элемента И 11, выход элемента базовая операция БПХФ.. И 37 соединен с третьим разрядом второго

Устройство содержит тактовый вход 1, входа коммутатора 2, выход элемента ИЛИ вход 2 начальной установки, вход 3 задачи 15 27соединен с входом триггера31и выходом режима, вход 4 записи, информационные 39, выход коммутатора 23 соединен с первходы 5 и 6, вход 7 записи, информацион- вым входом сумматора-вычитателя 28, втоные входы 8 и 9, вход10записи, элемент И рой вход которого соединен с выходом

11, триггер 12, регистры 13 — 16, элементы коммутатора 24, четвертый вход которого

ИЛИ 17 и 1 8, регистр 19, элемент И 20. 20 соединен с выходом регистра 33, вход котокоммутаторы 21-26, элемент ИЛИ 27, сум- . рого соединен с входом регистра 32 и выхо.маторы-вычитатели 28 и 29, элемент ИСК- дом сумматор-вычитателя 28, выход

ЛЮЧАЮЩЕЕ ИЛИ 30, триггер 31, регистры регистра 32 соединен с выходом 40 и сдви32-.35, триггер 36, элемент И 73, выходы 38 гом на один разряд вправо с вторым входом и 39 состояния, информационные выходы 25 коммутатора 23, выход регистра 34 соеди40,и 41. нен с выходом 41 и сдвигом вправо на один

Тактовый вход 1 соединен с вторым вхо- разряд с вторым входом коммутатора 25, дом элемента И 11, синхровходом регистра выход которого соединен с.первым входом

19, вторым входом элемента И 20, синхров- сумматора-вычитателя 29, второй вход ко. ходами регистров 32 и 34, триггера 31 и 30 торого соединен с выходом коммутатора инверснымвходомсбросатриггера36,вход 26, четвертый вход которого соединен с

2 — с вторым. входом элемента ИЛИ 18 и выходом регистра 35, вход которого соедивходом сброса триггеров 12 и 31, вход 3 — с нен с входом регистра 34 и выходом суминформационным входом триггера 12, син- матора-вычитателя 29, управляющий вход хровходкоторого соединен с входом 4, вхо- 35 которого соединен с выходом элемента ды 5„, 6, 8 и 9 соединены с ИСКЛЮЧАЮЩЕЕ ИЛИ 30, второй вход коинформационными входами соответствую- торого соединен с управляющим входом щих регистров 13-16. вход 7 — с синхровхо- сумматора-вычитателя 28; первым входом дами регистров 5 и 6, вход 10 — с первым элемента 27 и выходом и-го разряда регивходом элемента ИЛИ 17, второй вход кото- 40 стра 19, выходы коммутатора 21 соединерого соединен-с выходом элемента И 20, ны с управляющими входами коммутатора первый вход которого соединен с выходом 24, первый и второй выходы коммутатора второго разряда регистра 19., выход первого 22 соединены с управляющими входами разряда которого соединен с управляющи- коммутатора 26, третий выход коммутами входами коммутаторов 21-23 и 25, ссин- 45 тора 22 соединен с первым входом элехровходами регистров 33 и 35, триггера 37, мента ИСКЛЮЧАЮЩЕЕ ИЛИ 30, выход с входами задания режима регистров 15 и триггера 31 соединен.с выходом 38, пер16

6, синхровходы которых соединены с выхо- вые разряды первых входов коммутаторов дом элемента ИЛИ 17, выход регистра 13. 21 и 22, первые входы коммутаторов 24 и соединен с первыми входами коммутаторов 50 26 соединены потенциалом "Лог, "0", вто23 и 25, третьими входами коммутаторов 24 рой разряд первого входа коммутатора 21, и 26, выходы регистра 14 соединены с вто- второй и третий разряды первого входа рыми входами коммутаторов 24 и 26, выход: коммутатора 22 и информационный вход и-гораэрядарегистра15соединенс первым триггера 36 соединены с потенциалом разрядом второго входа коммутатора 21, 55 ."Лог. "1". вторым разрядом второго в> ода коммутато- Базовая операция алгоритма БПХФ ра 22, первый разряд которого соединен c - (фиг. 2) может иметь один из двух видов вторым разрядом второго входа коммутато-.: .. ра 21 и выходом и-ro разряда регистра 16, А*=А+ В, А =А .Ск+ В $к инверсный выход п-го разряда которого. со- или

1718229

8*=А — 8, 8 =А $к-В Ск.

Ск= сов(2 д к/М);

$к=а1п(2л к/N). где

В первом случае для выполнения базовой операции необходимо выполнить операции сложения и вычитания, во втором 10 случае - операцию типа комплексного умножения, время выполнения которой намного больше времени выполнения операций.сложения и вычитания.

Устройство для выполнения базовой 15 операции БПХФ работает следующим-образом, Перед началом работы по входу 2 поступает импульс положительной полярности, который устанавливает регистр 19 и тригге-. 20 ры 12 и 31 в состояние "Лог, ".О". Сигнал

"Лог.".О" с выхода первого разряда регистра.

19 устанавливает регистры 15 и 16 в режим параллельной записи, ако,ммутаторы 21.-23 и 25 в состояние, когда на их выходы посту- 25 пает информация с первых входов.. Информация 01 с выходов коммутаторов 21 и 22 поступает на управляющие входы коммутаторов 24 и 26 и устанавливает их в положении, когда на выходы поступает 30 информация с вторых входов..8 зависимости. от информации на управляющих входах . сумматоров-вычитателей 28 и 29 они могут устанавливаться в режим суммирования (на управляющем входе "Лог. "О") или в. режим 35 вычитания (на управляющем входе "Лог.

"1"). Сигнал "Лог. "О" с выхода о-го разряда регистра 19 устанавливает сумматор-вычитатель 28 в режим суммирования.

Управление сумматором-вычитателем 40

29 осуществляется сигналом с выхода элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 30, который при одинаковой информации на входах равен

"Лог. "О", а при равной — "Лог. "1", так как на первый и второй входы элемента ИСКЛ ЮЧА-. 45

ЮЩЕЕ ИЛИ 30 поступают соответственно

"Лог, "1" и "Лог. "О", на выходе формируются

"Лог.. "I", устанавливающая сумматор-вычитатель 29 в режим вычитания.

Информация о виде выполнения база- 50 .вой операции поступает на вход 3 (Π— выполняются операции А*= А+ В и В*=А-B;

1 — выполняются операции А*=АСк+ВЗк и

8 =А$» — ВСк), а операнды для выполнения базовой операции — на входы 5(операнд А), 55

6 (операнд В), 8 (операнд Ск) и 9 (операнд $,).

На выходе 39 формируется сигнал разрешающий ("Лог. "1") или запрещающий ("Лог.

"О") прием информации в устройство, Сигнал "Лог. "1" с инверсного выхода триггера

12 проходит через элемент ИЛИ 27 на выход

39 и разрешает прием информации в устройство.

Рассмотрим работу устройства при выполнении первого вида базовой операции, т.е. при вычислении А*=А+8 и В =А-В. На вход 3 поступает сигнал "Лог. "О", а на входы

5 и 6 — соответственно операнд А и 8. По переднему фронту сигналов (перепаду. уровней с "Лог. "О" в "Лог. "1") на входах 4 и 7 происходит запись информации в триггер

12 и регистры 13 и 14. Информация с выхо- . дов регистра 13 (операнд А) проходит через коммутаторы 23.и 25 и поступает на первые сумматоров-вычитателей 28. и 29, на вторые входы которых поступает информация с выходов регистра 14 (операнд 8), прошедшая через коммутаторы 24 и 26..На выходах сумматора-вычитателя 28 получают результат суммирования (А+ 8), а на выходах сумматора — вычитателя 29 — результат вычитания (А — В); Сигнал ".Лог. "1" с инверсного выхода триггера 12 проходит через элемент ИЛИ 27 на выход 39 и разрешают прием следующих операндов.

По переднему фронту первого тактового импульса .происходит запись результатов суммирования и вычитания в регистры

32 и 34, а также запись "Лог. "1" в триггер

31, которая указывает на то, что на выходах

40 и 41 сформирован результат базовой операции;

Одновременно с приходом первого тактового импульса на вход 1 на вход 7 поступает сигнал:записи, по которому происходит запись следующей пары операндов в регистры 13 и 14. Устройство позволяет в каждом такте получать на выходах

40 и 41 результаты выполнения базовой операции.

Рассмотрим работу устройства при выполнении второго вида базовой операции, т.е. при вычитании А*=АС +8$к и 8 =А$к-.

ВС». На вход 3 поступает сигнал "Лог. "1", на входы 5, 6, 8 и 9 — соответственно операнды

А, В, Ск и $к. По переднему фронту сигналов на входах 4, 7 и 10 происходит запись информации в триггер 12 и регистры 13 — 16. Инфор- . мация с выходов регистров 13 и 14 проходит через коммутаторы 23-26 и поступает на входы сумматоров-вычитателей 28 и 29.

На выходах сумматоров-вычитателей

28 и 29 формируются результаты соответственно суммирования (А+В) и вычитания (А — В). На первый и второй входы элемента

ИЛИ 27 поступает сигнал "Лог. "0", который проходит через данный элемент на выход 39 и запрещает прием информации в устройство.

1718229

Устройство для выполнения базовой операции быстрого преобразования Хартли — Фурье вещественных последовательноПо переднему фронту первого тактово- По переднему фронту второго тактового

ro импульса сигнал "Jlor. "1" с выхода триг- импульса производится запись информации гера 12 переписывается в первый. разряд. в регистры 32 и 34, сдвиг информации в регистра 19. По переднему фронту сигнала регистре 19. На выходе элемента И 20 форс выхода первого разряда регистра 19 про- .5 мируется импульс положительной полярисходит запись результатов суммирования ности, который проходит через элемент и вычитания в регистры 33 и 35. На выходе ИЛИ 17 и передним фронтом сдвигает на триггера 36 формируется импульс положи-.... один разряд вправо информацию в регисттельной полярности, примерно равный.дли- . рах 15 и 16. Дальнейшая работа устройсттельности положительного импульса на 10 ва при вычислении А* АСк+ BS< и инверсном входе сброса триггера 36; Им- В =АЗУ-ВС< выполняется аналогично до ипульсом положительной полярности, сфор- го такта.. мированным на выходе триггера 36; В и-м такте "Лог. ".1" с выхода и-го разрегистры 32 и 34 устанавливаются в нуль. ряда регистра 1.9 поступает на первый вход

15 элемента ИЛИ 27, управляющий вход сумСигнал ".Лог. "1" с выхода первого раз- матора-вычитателя 28: и второй вход элеряда регистра 19 устанавливает коммутато- мента ИСКЛЮЧАЮЩЕЕ ИЛИ 30. Сигнал . ры 21 — 23 и 25 в положение, когда на их . "Лог."1" науправляющемвходесумматоравыходыпоступаетинформацияс вторыхин- вычитателя устанавливает его в режим выформационных входов, а регистры 15 и 16- 20 читания. На выходе 39 устанавливается в режим сдвига. Управление коммутаторами. "Лог. "1", которая разрешает прием в уст24 и 26 осуществляется информацией с вы-. ройство следующих операндов. При сигнале ходов и-х (младших) разрядов регистров 15- "Лог. "1" на втором входе элемента ИСКЛ Юи 16, прошедшей через коммутаторы 21 й22.. ЧАЮЩЕЕ ИЛИ 30. на его выход поступает

25 проинвертированная информация с третьеИнформация с выходов коммутаторов ro выхода коммутатора 22. На выходах сум21 и 22 управляет коммутаторами 24 и 26 маторов-вычитателей 28 и.29 формируется следующим образом: результаты вычислений соответственно

00 — на выходы поступает информация А*=АС,+Век и В*=АЗ ВСк. с первых входов (нуль);, 30

01 — на выходы поступает информация По переднему фронту (и+1)-го тактовос вторых входов (операнд B); го импульса результаты вычислений запи10 — на выходы поступает информация сываются в регистры 32 и 34, "Лог. "1" — в с третьих входов (операнд А); . триггер 31 и производится сдвиг информа11 — на выходы поступает информация 35 ции в регистре 19. Сигнал "Лог. "1" с выхос четвертых входов (А+ — коммутатор 24; да (и+1)-ro разряда регистра 19 разрешает

А- — коммутаторы 26). прохождение тактового сигнала через элеНа выходе коммутатора 24 формируется мента через элемент И 11 на первый вход первый частный результат вычисления элемента ИЛИ 18. На выходе элемента

А =АСк+В$,, который суммируется с содер- 40 ИЛИ 18 формируется сигнал "Лог. "1", кожимым регистра 32(0), сдвинутым вправо на торые сбрасывает регистр 19 в нуль. Реодин разряд.. зультаты вычисления базовой операции

Когда информация на выходе и-х разря- получают на выходах 40 и 41. дов регистров 15 и 16 не равна соответст- По сравнению с известным в предлагавенно "Лог. "1" и "Лог. "О", то на выходе. 45 емом устройстве количество оборудования коммутатора 26 формируется первый част- уменьшено более чем в два раза за счет ный результат вычисления B*=AS< — ВСк, ко- исключения умножителя комплексных читорыйсуммируетсяссодержимым регистра - сел, Для выполнения алгоритма БПХФ, как

34 (О), сдвинутым вправо на один разряд, В видно из анализа графа (фиг. 2), требуется случае,. когда .информация на выходе и-х 50 небольшое число умножений комплексных разрядов регистров 15 и 16 равна соответст- чисел, значительно меньшее число сложений. венно "Лог. "1" и "Лог. "О", то на выход Поэтому общее понижение быстродействия коммутатора 26 поступает: информация с из-за итерационного принципа реализации вторых входов (операнд В), которая вычита- данной операции незначительное. ется от содержимого регистра 34 (0). сдвину- 55 того вправо на.один разряд. На выходах . Ф о р мул а и з обре те н ия сумматоров-вычитателей 28 и 29 фдрмируются результаты вычислений соответствен-. но А = АСк+ ВЯк и В =ASK ВС после первого такта их вычисления.

1718229 стей, содержащее первый и второй регистры, первый и второй сдвиговые регистры и первый и второй коммутаторы, о т л и ч а ющ е е с я тем, что, с целью сокращения объема оборудования, оно содержит третий-шестой регистры, первый и второй сумматоры-вычитатели, третий регистр сдвига, первый-третий триггеры, первый-третий элементы И, первый-третий элементы ИЛИ и элемент ИСКЛЮЧАЮЩЕЕ ИЛИ, причем выход старшего разряда первого регистра сдвига подключен к первому входу первого элемента И и первому разряду первого информационного входа первого коммутатора и второму разряду первого информационного входа второго коммутатора, прямой выход старшего разряда второго регистра сдвига подключен к второму разряду первого информационного входа первого коммутатора и первому разряду первого информационного входа второго коммута- тора,,выход которого подключен к первому. входу элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, выход которого подключен к управляющему входу первого сумматора-вычитателя, первый и второй информационные входы которого подключены к выходам соответственно третьего.и четвертого комму-. таторов, первые информационные входы которых соединены с первыми информационными входами пятого и шестого коммутаторов .и подключены к выходу первого регистра, информационный вход которого является входом первого операнда устройства, входом второго операнда которого является информационный вход второго регистра, выход которого подключен к вторым информационным входам третьего и пятого коммутаторов, выход первого сумматоравычитателя подключен к информационным .входам третьего и четвертого регистров, выходы которых подключены соответственно к третьему информационному входу третьего и второму информационному входу четвертого коммутаторов,. выходы пятого и шестого коммутаторов подключены соответственно к первому и второму информационным входам второго сумматора-вычитателя; выходы которых подключены к информационным входам соответственно вятого и шестого регистров, выходы которых подключены соответственно к третьему информационному входу шестого коммутаторов, четвертые информационные входы третьего и пятого коммутаторов подключены к входу задания логического нуля устройства, первый тактовый вход которого подключен к первым входам второго и третьего элементов И, тактовым входам четвертого и шестого реги5

15

20 герое„и первому входу второго элемента

25 ИЛИ, выход которого подключен к входу сброса третьего регистра сдвига; выход.по30

40 ход которого подключен к информационно45

55 стров, первого триггера, входу сброса второго триггера и тактовому входу третьего регистра сдвига, выход первого разряда которого подключен к тактовь м входам третьего и пятого регистров, второго триггера, входам режима первого и второго регистров сдвига, управляющим входам первого; второго, четвертого и шестого коммутаторов, второй выход первого коммутатора подключен к управляющему входу третьего коммутатора, выход второго коммутатора — к управляющему входу пятого коммутатора, выход второго разряда третьего регистра сдвига подключен к второму входу третьего элемента И, выход которого подключен к первому входу nt.peoro элемента ИЛИ, выход которого подключен к тактовым входам первого и второго регистров сдвига, информационные входы которых подключены соответственно к первому и второму входам коэффициенто в устройств а, вход начальной установки которого подключен к входам сброса первого и третьего тригследнего разряда которого. подключен к второму входу второго элемента И, выход которого подключен к второму входу второго элемента ИЛИ, вход задания режима устройства подключен к информационному входу третьего триггера; прямой выход которого подключен к информационному последовательному входу третьего регистра сдвига, выход предпоследнего разряда которого подключен к управляющему входу второго сумматора-вычитателя, второму входу элемента ИСКЛЮЧАЮЩЕЕ ИЛИ и первому входу третьего элемента ИЛИ, выму входу первого триггера, объединен с выходом первого триггера и является выходом состояния устройства, первым и вторым выходом результата являются выходы соответственно четвертого и шестого регистров, входы сброса которых подключены к выходу второго триггера. второй тактовый вход устройства подключен к тактовому входу треть- . его триггера, инверсный выход которого. подключен к второму входу третьего элемента ИЛИ, тактовые входы первого и второго регистров подключены к третьему тактовому входу устройства, к четвертому тактовому входу которого подключен второй вход первого элемента ИЛИ; четвертый выход старшего разряда второго регистра сдвига подключен к второму входу первого элемента И, выход которого подключен к третьему разряду первого информационного входа nepaoro коммутато13

1718229 ра, вторые информационные входы первого и второго коммутаторов подключены соответственно к первому и второму входам задания констант устройства.

1718229 с aQ

lI к

Составитель А.Баранов

Техред M.Ìîðãåíòàë Корректор С.Шевкун

Редакгор И Шулла

Заказ 883 Тираж Подписное

ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР

113035, Москва, Ж-35, Раушская наб., 4/5

Производственно-издательский комбинат "Патент", г. ужгород, ул.Гагарина, 101