Устройство для приема дискретных сигналов в каналах с памятью

 

Изобретение относится к электросвязи. Цель изобретения - повышение достоверности приема. Устройство для приема дискретных сигналов в каналах с памятью содержит блок 1 сравнения, нормирующий блок 2, блок 3 контроля, блок 4 изменения импульсной реакции канала связи, формирователь 5 ожидаемых кодовых последовательностей , сумматоры 6 и 20, регистры 7, 13, 14 и 18 значений сигнала, ключ 8, кодер 9, нелинейный преобразователь 10, коммутаторы 11 и 21. накапливающий сумматор 12, блок 15 постоянной памяти, блок 16 синхронизации , блок 17 перебора информационных посылок, перемножитель 19. регистр 22 информационных посылок, блок 23 выбора максимума и выходной согласующий блок 24. Цель изобретения достигается благодаря отсутствию в устройстве цепей формирования сигнала предыскажения, наличие которого ведет к ошибочным решениям при приеме сигналов. 1 ил. 1 СО С

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК (si)s Н 04 27/06

ГОСУДАРСТВЕННЫЙ КОМИТЕТ

ПО ИЗОБРЕТЕНИЯМ И ОТКРЫТИЯМ

ПРИ ГКНТ СССР

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ (21) 4632682/09 (22) 05.01.89 (46) 15;03.92. Бюл. N 10 (71) Самарский электротехнический институт связи (72) Д.Д.Кловский, В.Г.Карташевский и

С,А.Белоус (53) 621;376 (088.8) . (56) Авторское свидетельство СССР

N- 1653172, кл. Н 04 1 27/06, 1987. (54)УСТРОЙСТВОДЛЯ ПРИЕМАДИСКРЕТHb1X СИГНАЛОВ В КАНАЛАХ С ПАМЯТЬЮ (57) Изобретение относится к электросвязи.

Цель изобретения — повышение достоверйости приема. Устройство для приема дискретных сигналов в каналах с памятью содер>кит блок 1 сравнения, нормирующий

„„5U„„1720165 А1 блок 2, блок 3 контроля,. блок 4 изменения импульсной реакции канала связи, формирователь 5 ожидаемых кодовых последовательностей, сумматоры 6 и 20, регистры 7, 13, 14 и 18 значений сигнала, ключ 8, кодер

9, нелинейный преобразователь 10, коммутаторы 11 и 21, .накапливающий сумматор

12, блок 15 постоянной памяти, блок 16 синхронизации, блок 17 перебора информационных посылок, перемножитель 19, регистр

22 информационных посылок, блок 23 выбора максимума и выходной согласующий блок 24. Цель изобретения достигается благодаря отсутствию в устройстве цепей формирования сигнала предыскажения, наличие которого ведет к ошибочным решениям при приеме сигналов. 1 ил.

1720165

15

Изобретение относится к электросвязи и может быть использовано в системах передачи информации, Цель изобретения — повышение достоверности приема дискретных сигналов со сверхточным кодированием.

На чертеже изобра>кена структурная электрическая схема предложенного устройства.

Устройство для приема дискретных сигналов в каналах с памятью содер>кит блок 1 сравнения, нормирующий блок 2, блок 3 контроля, блок 4 измерения импульсной реакции канала связи, формирователь 5 ожидаемых кодовых последовательностей, первый сумматор 6, первый регистр 7 значений сигнала, ключ 8, кодер 9, нелинейный преобразователь 10, первый коммутатор 11, накапливающий сумматор 12 и второй и третий регистры 13 и 14 значений сигнала, блок

15 постоянной памяти, блок 16 синхронизации, блок 17 перебора информационных посылок, четвертый регистр 18 значений сигнала, перемножитель 19, второй сумматор 20, второй коммутатор 21, регистр 22 информационных посылок, блок 23 выбора максимума и выходной согласующий блок

24.

Устройство работает следующим образом, На вход блока 4 измерения и второй вход блока 1 сравнения поступают квадратурные компоненты принимаемой реализации сигнала x(t). С выхода блока 4 измерения квадратурные компоненты реакции g(t) поступают на второй вход формирователя 6, на первый вход которого поступают кодовые последовательности сверточного кода с выхода кодера 9, С выхода формирователя 5 квадратурные компоненты ожидаемых реализаций сигнала

Zy+p(t) поступают на первый вход блока 1 сравнения, с выхода которого значения

"расстояния" (pl или +) поступают на вход нормирующего блока 2, на управляющий вход которого подается сигнал, определяющий его коэффициент передачи. С выхода нормирующего блока 2 нормированные значения "расстояний" (pt /No или р2 /No) через сумматор 6 поступают на вход нелийненого преобразователя 10 с зкспоненциальной характеристикой, с выхода которого первая последовательность значений си"нала (ехр(-pi/Ù или ехр(-р2 /No) поступает на вход регистра 14. После записи в регистр

14 всей первой последовательности значений сигнала регистр 18 формирует на своем выходе вторую последовательность значений сигнала. подаваемую на первый вход

55 перемножителя 19, на второй вход которого поступает вспомогательная последовательность значений сигнала с выхода регистра

7, С выхода перемно>кителя 19 третья последовательность значений сигнала поступает на первый вход сумматора 20 и на вход накапливающего сумматора 12. Во время формирования третьей последовательности коммутатор 21 подключает выход регистра

22 к второму входу сумматора 20. В момент окончания формирования третьей последонательности в регистре 22 будет сформирована четвертая последовательность значений сигнала, которая с помощью коммутатора 21 подается на вход блока 23 выбора максимума, с выхода которого номер макслмального значения сигнала из четвертой последовательности подается на вход выходного согласующего блока 24, с выхода которого последовательность В двоичных информационных символов выдается получателю, С выхода ключа 8 новая вспомогательная последовательность значений сигнала поступает на вход регистра 7. На вход кодера 9 через регистр 13 поступают с выхода блока 17 перебора информационных посылок двоичные последовательности, ка>кдая из которых определяется очередным состоянием блока 17 перебора.

Время формирования каждого из 2

bL значений сигнала из первой последовательности значений сигнала складывается из времени выполнения следующих элементарных операций: времени изменения.состояния блока 17 перебора под воздействием очередного импульса с блока

16 синхронизации, времени записи состояния блока 17 перебора в регистр 13 и формирования очередной кодовой последовательности кодером 9, времени формирования квадратурных компонент очередной ожидаемой реализации сигнала в формирователе 5, времени вычисления очередного "расстояния" в блоке 1 сравнения, времени нормирования очередного значения расстояния в нормирующем блоке

2, времени прохо>кдения через сумматор 6 и нелинейного прeoáðàçoâàíèÿ, времени записи очередного значения сигнала из первой последовательности в регистр 14. Период сигнала, поступающего с блока 16 синхронизации нэ вход блока 17 перебора, должен быть не меньше времени формирования одного значения сигнала из первой последовательности, После того, как нся первая последовательность значений сигнала записана н регистр 14, выполняется периодическая запись из регистра 14 н регистр 18 этой последовательносги и считывание ее с выхода регистра 18 на первый

1720165 кета информации по сигналу цикловой синхронизации (при использовании пакетной передачи), Формула изобретения

Устройство для приема дискретных сигналов в каналах с памятью, содержащее блок узловой синхронизации, выход которого подключен к входу блока перебора информационных посылок, первый коммутатор, регистр информационных посылок, выход которого соединен с входом второго коммутатора, блок выбора максимума, выход которого подключен к входу вы40

50 вход перемножителя 19. При считывании из регистра 18 каждого значения сигнала происходит умножение в перемножител6 19, сложение в сумматорах 12 и 20, сдвиг в регистре 22, После поступления каждых 2 ь значений сигнала из третьей последова- 5 тельности с выхода перемножителя 19 на вход сумматора 12 ключ 8 замыкается и производится сдвиг регистра 7, после чего накапливающий сумматор 12 обнуляется, В течение оставшейся после формирования 10 первой последовательности части такта обработки перезапись из регистра 14 в регистр 18 производится 2 ) раз, ь D-1.+1) ь(о+1) перемножитель 19 выполняет 2 () умножений, сумматоры 12 и 20 выполняют 2 () 15 ь(о+1) операций суммирования, ключ 8 коммутиру- . ется 2 раз, сдвиг информации в регистре

22 происходит в 2 () раз, а в регистре 7—

2 раз, после чего коммутатор 21 подключает выход регистра 22.к входу блока 23 20 выбора максимума, четвертая последовательность значений сигнала поступает на вход блока 23 выбора максимума с выхода регистра 22, затем с выхода выходного блока 24 выдается получателю последователь- 25 ность В двоичных информационных символов. В начале каждого такта обработки необходимо установить счетчик 17 в исходное нулевое состояние, обнулить регистр 22, Перед началом перво о (началь- 30 ного) такта обработки необходимо, кроме перечисленных действий, обнулить накапливающий сумматор 12 и с помощью коммутатора 11 записать в регистр 7 последовательность 2 одинаковых нену- 35 левых значений сигнала из блока 15 постоянной памяти. Последние две операции осуществляются в момент включения питания, а также перед приемом очередного паходного согласующего блока, кодер, выход которого соединен с первым входом формирователя ожидаемых кодовых последовательностей, выход которого подключен к первому входу блока сравнения, и блок измерения импульсной реакции канала связи, выход которого подключен к второму входу формирователя ожидаемых кодовых последовательностей, о т л и ч а ю щ е е с я тем, что, с целью повышения достоверности приема дискретных сигналов с сверточным кодированием, в него введены четыре регистра значений сигнала, два сумматора, ключ, перемножитель, накапливающий сумматор, нелинейный преобразователь, нормирующий блок, блок контроля и блок постоянной памяти, выходы которого соединены с сигнальными входами первого коммутатора, управляющий вход которого подключен к первому входу накапливающего сумматора, выход которого подключен к входу ключа, выход которого соединен с управляющим входом первого регистра значений сигнала и с входом блока контроля, выход которого соединен с первым входом первого сумматора, выход которого соединен с входом нелинейного преобразователя, выход которого подключен к входу третьего регистра значений сигнала, выходы которого соединены с входами четвертого регистра значений сигнала, выход которого подключен к первому входу перемно>кителя, второй вхОд которого подключен к выходу первого регистра значений сигнала, сигнальные входы которого подключены к выходам первого коммутатора. выход перемножителя соединен с вторым входом накапливающего сумматора и с первым входом второго сумматора, второй вход которого подключен к выходу второго коммутатора, выход которого соединен с входом блока выбора максимума, вход блока измерения импульсной реакции канала соединен с вторым входом блока сравнения, выход которого соединен с входом нормирующего блока, выход которого соединен с вторым входом первого сумматора, при этом выходы блока перебора информационных посылок подключены к входам второго регистра значений сигнала, выход которого соединен.с входом кодера, а выход второго сумматора подключен к входу регистра информационных посылок.