Цифровой измеритель центра тяжести видеосигналов

 

Изобретение относится к импульснрй технике. Целью изобретения является расширение функциональных возможностей за счет повышения информативности измерений . Поставленная цель в цифровом измерителе центра тяжести достигается тем, что в него введены аналоговый ключ 1, аналогоцифровой преобразователь 2, генератор 4 управляющих сигналов, блок 5 формирования отсчетов, блок 6 выбора адресов, блок 7 вычисления функции, блок 8 хранения информации , блок 9 синхронизации. Кроме того , измеритель содержит пороговый элемент 3. 7 з.п.ф-лы, 16 ил.

(19) (11) СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ ! ЕСПУБЛИК (знз 5 04 F 10/00

ГОСУДАРСТВЕННЫИ КОМИТЕТ

ПО .ИЗОБРЕТЕНИЯМ И ОТКРЫТИЯМ

ПРИ ГКНТ СССР

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ (21) 4792723/21 (22) 23.01.90 (46) 30.03.92, Бюл. М 12 (71) Дальневосточный филиал Научно-исследовательского института "Аргон" Научнопроизводственного обьединения "Персей" и Президиум Дальневосточного отделения

АН СССР (72) Г.Ф.Пономарев и А.П.Шер (53) 681.325.3(088.8) (56) Авторское свидетельство СССР

N . 1129581, кл. 6 04 F 10/00, 1984.

Авторское свидетельство СССР

N . 1013905А, кл. G 04 F 10/04, 04.12;81.

Изобретение относится к измерительной технике, преимущественно для анализа формы сигналов и отображения ее характеристик на графических индикаторах.

Известен формирователь (1) центра тяжести группы видеосигналов произвольной формы, содержащий интегратор, линию задержки, формирователь строба, компаратор и триггер.

Недостатками известного устройства являются ограниченные функциональные возможности и ограниченный диапазон измерения длительностей входных сигналов..

Наиболее близким по технической сущности и достигаемому эффекту к предлагаемому решению является устройство (21 для

° определения центра тяжести повторяющихся импульсов, содержащее преобразователь напряжения в частоту, пороговый элемент, два элемента И, три счетчика, два (54) ЦИФРОВОЙ ИЗМЕРИТЕЛЬ ЦЕНТРА

ТЯЖЕСТИ ВИДЕОСИГНАЛОВ. (57) Изобретение относится к импульсной технике. Целью изобретения является расширение функциональных возможностей за счет повышения информативности измерений. Поставленная цель в цифровом измерителе центра тяжести достигается тем, что в него введены аналоговый ключ 1, аналогоцифровой преобразователь 2, генератор 4 управляющих сигналов, блок 5 формирова, ния отсчетов, блок 6 выбора адресов, блок 7 вычисления функции, блок 8 хранения информации. блок 9 синхронизации. Кроме того, измеритель содержит пороговый элемент 3. 7 з,п,ф-лы, 16 ил. регистра памяти, два блока. сравнения, элемент ИЛИ. формирователь импульсов, зле-.

° еиякй мент задержки, генератор импульсов, накапливающий сумматор, блок согласова- 4 ния, включающий элемент И, триггер и два одновибратора, и выходное устройство. 6д

Однако данное устройство выдает ин-, (Я формацию только о положении центра тяже- (Я сти видеоимпульса, имеет ограниченный 0 диапазон измерения длительностей входного сигнала.

Целе изобретения — расширение функциональных возможностей устройства, Указанная цель достигается тем, что в цифровой измеритель центра тяжести видеосигналов, содержащий пороговый эле. мент, включающий компаратор, элемент

HF, первый и второй формирователи коротких импульсов, причем первый вход компаратора соединен через первый вход

1723559 соединен с вторым входом генератора уп- равляющих сигналов, с третьим входом бло- 30

35 выход аналогового ключа соединен с входом U>< аналого-цифрового преоб- 40 разователя, выход аналого-цифрового пре45

50 порогового элемента с шиной "Вход" измерителя, второй вход компаратора через второй вход порогового элемента соединен с шиной U>, выход компаратора соединен с входом элемента НЕ, входом второго формирователя коротких импульсов и четвертым выходом порогового элемента, выход элемента НЕ соединен с входом первого формирователя коротких импульсов и первым выходом порогового элемента, выход первого формирователя коротких импульсов соединен с вторым выходом порогового элемента, выход второго формирователя коротких импульсов соединен с третьим выходом порогового элемента, введены аналоговый ключ, аналого-цифровой преобразователь, генератор управляющих сигналов, блок формиросания отсчетов, блок выбора адресов, блок вычисления функции, блок хранения информации и блок синхронизации.

При этом первый вход аналогового ключа соединен с шиной "Вход", первый выход порогового элемента соединен с вторым входом аналогового ключа, с первым входом генератора управляющих сигналов и четвертым входом блока формирования отсчетов. Второй выход порогового элемента ка вычисления функции, с одиннадцатым входом блока формирования отсчетов, с третьим входом блока хранения информации, с вторыми входами блока выбора адресов и блока синхронизации. Выход порогового элемента соединен с двенадцатым входом блока формирования отсчетов и первым входом блока выбора адресов, образоаателя соединен с первым входом блока формирования отсчетов. Первый выход генератора управляющих сигналов соединен с еходом аналого-цифрового преобразователя, второй выход генератора управляющих сигналов соединен с тринад цатым входом блока формирования отсчетов, третий выход генератора управляющих сигналов соединен с третьим входом блока формирования отсчетов, четвертый выход генератора управляющих сигналов соединен с вторым входом блока формирования отсчетов, Первый выход блока формирования отсчетов соединен с первым входом блока вычисления функции, второй выход блока формирования отсчетов соединен с тре чьими входами блока выбора адресов и блока синхронизации, третий выход блока

16

20 формирования отсчетов соединен с шиной

"Выход 1". Первый выход блока выбора адресов соединен с пятыми входами блоков формирования отсчетов и хранения информации, второй выход блока выбора адресов соединен с вторым входом блока вычисления функции, третий, четвертый, пятый и седьмой выходы блока выбора адресов соединены соответственно с четвертым, пятым, шестым и седьмым входами блока вычисления функции, шестой и девятый выходы блока выбора адресов соединены соответственно с вторым и первым входами блока хранения информации, восьмой выход блока выбора адресов соединен с первым входом блока синхронизации, десятый, одиннадцатый, двенадцатый и тринадцатый выходы блока выбора адресов соединены соответственно с шестым, девятым, седьмым и десятым входами блока формирования отсчетов, Выход блока вычисления функции соединен с четвертым входом блока хранения информации, первый выход блока хранения информации соединен с шиной "Выход 2", второй выход блока хранения информации соединен с шиной "Выход

3", третий выход блока хранения информации соединен с шиной "Выход 4". Первый выход блока синхронизации соединен с седьмым входом блока хранения информации, второй выход блока синхронизации соединен с четырнадцатым входом блока формирования отсчетов и шиной "Синхронизация", третий выход блока синхронизации соединен с шестым входом блока хранения информации, четвертый выход блока синхронизации соединен с восьмым входом блока формирования отсчетов.

Генератор управляющих сигналов содержит-генератор тактовых импульсов, К 0триггеров, RS-триггер, регистр памяти, два дешифратора, линию задержки, элемент

ИЛИ, умножитель/сумматор и элемент НЕ, причем первый вход генератора управляющих сигналов соединен с входом генератора тактовых импульсов, второй вход генератора управляющих сигналов соединен с вторым входом элемента ИЛИ, выход генератора тактовых импульсов соединен с входом C первого 0-триггера и К-входами первого и второго дешифраторов, 0-выходы каждого из К D-триггеров соединены с Dвходами регистра памяти и 1,2„...(К-1)-м входами первого и второго дешифраторов, Q-выход каждого 1,2„.,(К-1)-го D-триггера соединен с D-входом этого же триггера и входом С следующего D-триггера, Q-выход

К-ro D-триггера соединен с его D-входом, выход первого дешифратора соединен с Rвходом RS-триггера и четвертым выходом

1723559 генератора управляющих сигналов, выход . нен с первым 0-входом оперативного заповторого дешифратора соединен с входами минающего устройства, выход элемента 3элемента НЕ и линии задержки, первый вы- . ЗИ-ЗИЛИ соединен с первыми А-входами ход линии задержки соединен с первым вхо- оперативного запоминающего устройства;

АоМ элемента ИЛИ, второй выход линии 5 выход формирователя коротких импульсов задержки соединен с вторым выходом гене- соединен с входом С первого регистра паратора управляющих сигналов, выход эле- мяти и первым входом элемента ИЛИ, выход, мента ИЛИ соединен с R-входами каждого элемента ИЛИ соединен с входом С дноичиз К О-триггеров, регистра памяти и Я-вхо- ного счетчика, Q-выходы двоичного счетчидом RS-триггера, 0-выход RS-триггера сое- 10 ка соединены с 0-входами второго регистра динен с первым выходом генератора памяти, с вторыми A-входами оперативного управляющих сигналов, выход элемента HE запоминающего устройства и вторым вхосоединен с входом С регистра памяти, Q-вы- дом элемента 3-ЗИ вЂ” ЗИЛИ, первый выход ходы регистра памяти соединены с Х-входа- оперативного запоминающего устройства ми умножителя/сумматора, на Y-входах 15 соединен с первым выходом блока.формиумножителя/сумматора монтажным путем рования отсчетов, второй выход оперативустановлен двоичный код периода тактовых ного запоминающего устройства соединен . импульсов, на входах К и М монтажным пу- с третьим выходом блока формирования оттем задан двоичный код равный 0...0, выход счетов, О-выходы второго регистра памяти умножителя/сумматора соединен с третьим 20 соединены с вторым выходом блока формивыходом генератора управляющих сигна- рования отсчетов.

Блок выбора адресов содержит перБлок формирования отсчетов содержит вый„.пятый элементы ИЛИ, первый...четпервый и второй регистры памяти,умножи- вертый RS-триггеры, генератор тактовых тель/сумматор, формирователь коротких 25 импульсов, распределитель импульсов,элеимпульсов, оперативное запоминающее ус- мент 3 — 2И-НЕ, элемент 2-2И, первый и втотройство, элемент ИЛИ, группу элементов рой двоичные реверсивные счетчики, 3-ЗИ-ЗИЛИ и двоичный счетчик, причем двоичный счетчик, первую...третью схемы первый входблока формирования отсчетов сравнения, элемент 2-3И, элемент 2 — 2Исоединен с D-входами первого регистра па-. 30 НЕ, первый...третий формирователи коротмяти, второй вход блока формирования от- ких импульсов, элемент 2-2И вЂ” 2ИЛИ и счетов соединен с входом формирователя,,элемент 4И-НЕ, причем первый вход блока коротких импульсов, третий вход блока фор- выбора адресов соединен с S-входом первомирования отсчетов соединен с Y-входом го RS-триггера и первым входом второго умножителя/сумматора, пятый вход блока 35 элемента ИЛИ, второй вход блока выбора формирования отсчетов соединен с четвер- адресов соединен с первыми входами пертым и седьмым входами элемента 3 — ЗИ- вого, третьего, четвертого и пятого элеменЗИЛИ, четвертый, шестой, седьмой, тов ИЛИ, R-входами распределителя девятый и десятый входы блока формирова- импульсов, первого и второго двоичных рения отсчетов соединены соответственно с 40 версивных счетчиков и двоичного счетчика, первым, пятым, шестым, восьмым и давя- третий вход блока адресов соединен с Втым входами элемента З-ЗИ-ЗИЛИ, один- входами второй и третьей схем сравнения, надцатый вход блока формирования выход первого элемента ИЛИ соединен с отсчетов соединен c R-входами первого и R-входом первого RS-триггера, выход второвторого регистров памяти и вторым R-вхо- 45 го элемента ИЛИ соединен с $-входом втодом двоичного счетчика, двенадцатый вход рого RS-триггера. выход третьего элемента блока формирования отсчетов соединен с ИЛИ соединен с R-входом второго RS-тригвходом С второго регистра памяти, тринад- гера, выход четвертого элемента ИЛИ соецатый вход блока формирования отсчетов динен с R-входом третьего RS-триггера, соединен с первым и вторым W-входами 50 выход пятого элемента ИЛИ соединен с Rоперативного запоминающего устройства, входом четвертого RS-триггера, выход элечетырнадцатый вход блока формирования мента 4И-НЕ соединен с S-входом отсчетов соединен с первым й-входом дво-. четвертого RS-триггера, Q-выход первого ичного счетчика, Q-выходы первого реги- RS-триггера соединен с первым выходом стра памяти соединены с Х-входом 55 блока выбора адресов и входом генератора умножителя/сумматора ивторымD-входом тактовых импульсов. О-.выход второго RSоперативного запоминающего устройства, триггера соединен с первым, третьим и пяна К и M входах умножителя/сумматора тым входами элемента 3-2И-НЕ, Q-выход монтажным путемустановлендвоичныйкод второго RS-триггера соединен с первым

0...0,. выход умножителя/сумматора соеди- входом элемента 4И-НЕ, Q-выход третьего

1723559

50 ны с А-входами первой схемы сравнения и. 55 двенадцатым выходом блока выбора адресов, 0-выходы второго двоичного реверсивного счетчика соединены с А-входами второй схемы сравнения и тринадцатым выходом блока выбора адресов, Q-выходы двоRS-триггера соединен с первым входом элемента 2-2И, вторым входом элемента

2-2И-2ИЛИ, третьим входом первого формирователя коротких. импульсов и десятым выходом блока выбора адресов, Q-выход третьего RS-триггера соединен с вторым входом элемента 4И-НЕ, первым и пятым входами элемента 2-3И, Q-выход четвертого RS-триггера соединен с третьим входом элемента 2-2И, четвертым входом элемента

2-2И-2ИЛ И, одиннадцатым выходом блока выбора адресов и третьим входом второго формирователя коротких импульсов, Q-выход четвертого RS-триггера соединен с четвертым входом элемента 4И-НЕ и третьим и шестым входами элемента 2-3И, выход генератора тактовых импульсов соединен с входом С распределителя импульсов, второй, третий и четвертый выходы распределителя импульсов соединены соответственно с вторым, четвертым и шестым входами элемента 3-2И-НЕ, пятый выход распределителя импульсов соединен с вторым и четвертым входами элемента 2-2И, шестой выход распределителя импульсов соединен с первым входом первого формирователя коротких импульсов, седьмой выход распределителя импульсов соединен с первым и третьим входами элемента 2-2И2ИЛИ, восьмой выход распределителя импульсов соединен с вторым выходом блока выбора адресов. девятый выход распределителя импульсов соединен с четвертым входом второго элемента 2-3И, десятый выход распределителя импульсов соединен с первым входом элемента 2-2И-НЕ, одиннадцатый выход распределителя импульсов соединен с вторым входом элемента 2-3И и третьим входом элемента 2 — 2И-НЕ, двенадцатый выход распределителя импульсов соединен с третьим входом элемента 4И-НЕ, первый выход элемента 3-2И-HE соединен с входом С двоичного счетчика, второй выход элемента 3-2И-НЕ соединен с входами

С первого и второго реверсивных двоичных счетчиков, третий выход элемента 3-2И-НЕ соединен с вторым входом третьего элемента ИЛИ и S-входом третьего RS-триггера, первый выход элемента 2-2И соединен с входом "-1" первого двоичного рев6рсивного счетчика, второй выход элемента 2-2И соединен с входом "+1" второго двоичного реверсивного счетчика, О-выходы первого реверсивного двоичного счетчика соедине5

40 ичного счетчика соединены с О-входами первого и второго двоичных реверсивных счетчиков, А-входами третьей схемы сравнения и девятым выходом блока выбора адресов, на В-вход первой схемы сравнения монтажным путем подан двоичный код 0...0, выход А - В первой схемы сравнения соединен с вторым входом первого формирователя коротких импульсов, выход первого формирователя коротких импульсов соединен с вторым входом четвертого элемента

ИЛИ, выход А = В второй схемы сравнения соединен с вторым входом второго формирователя коротких импульсов и вторым и четвертым входами элемента 2-2И-НЕ, выход второго формирователя коротких импульсов соединен с вторыми входами второго и пятого элементов ИЛИ, а первый вход формирователя коротких импульсов соединен с одиннадцатым выходом распределителя импульсов, выход А > В третьей схемы сравнения соединен с вторым входом третьего формирователя коротких импульсов, первый вход формирователя коротких импульсов соединен с третьим выходом распределителя импульсов, выход третьего формирователя коротких импульсов соединен с вторым входом первого элемента ИЛИ и восьмым выходом блока выбора адресов, выход элемента 2-2И вЂ” 2ИЛИ соединен в третьим выходом блока выбора адресов, первый и второй выходы элемента 2-ЗИ cgединены соответственно с четвертым и пя тым выходами блока выбора адресов, первый и второй выходы элемента 2-2И-НЕ соединены соответственно с шестым и седьмым выходами блока выбора адресов.

Блок вычисления функции содержит умножитель/сумматор, накапливающий сумматор, арифметическо-логическое устройство, группу элементов 2И, группу элементов

2И-НЕ, группу элементов ИЛИ, элемент

ИЛИ, двоичный счетчик, регистр памяти и элемент НЕ, причем первый вход блока соединен с входами Х умножителя/сумматора, второй вход блока соединен с входом С накапливающего сумматора, третий вход блока соединен с входом элемента НЕ, четвертый вход блока соединен с входом С двоичного счетчика, пятый вход блока соединен с вторым входом элемента ИЛИ, шестой вход блока соединен с входом С регистра памяти, седьмой вход блока соединен с вторым Я-входом регистра памяти, входы К и M умножителя/сумматора монтажным путем соединены с потенциалом логического нуля, входы $о,"81. Sz, Яз, M арифметическо-логического устройства соединены монтажным путем на операцию вычитания, выход умножителя/сумматора соединен с входом А на9 1723559 10 капливающего сумматора, выход накапливающего сумматора соединен с входами А арифметическо-логического устройства и 0триггера памяти, выход элемента НЕ соединен с первым входом элемента ИЛИ, первым входом R накапливающего сумматора и первым R-входом регистра памяти, выход элемента ИЛИ соединен с R-входом двоичного счетчика и вторым R-входом накапливающего сумматора, выход регистра памяти соединен с входами В арифметическо-логического устройства, выход С< арифметическо-логического устройства соединен с входом С> арифметическо-логического устройства и первыми входами групп элементов 2И и 2И-НЕ, выход F арифметическо-логического устройства соединен с вторыми входами групп элементов 2И и 2ИНЕ, выходы группы элементов 2И соединены с первыми входами группы элементов

ИЛИ, выходы группы элементов 2И-НЕ соединены с вторыми входами группы элементов ИЛИ, выходы группы элементов ИЛИ соединены с шиной выхода блока вычисления функции, Блок хранения информации. содержит первый и второй регистры памяти, схему сравнения, группу элементов 2 — 2И вЂ” 2ИЛИ, оперативное запоминающее устройство и элемент И, причем первый вход блока соединен с 0-входами первого регистра памяти и первыми входами группы элементов 22И-2ИЛИ, второй вход блока соединен с первым входом элемента И и W-входом oneративного запоминающего устройства, тре. тий вход блока соединен с Ro-входом первого регистра памяти и Rg-входом второго регистра памяти, четвертый вход блока соединен с 0-входами второго регистра па10

35 мяти и оперативного запоминающего уст- 40 ройства и входом А схемы сравнения, пятый вход блока соединен с вторыми входами группы элементов 2 — 2И-2ИЛИ, шестой вход блока соединен с третьими входами группы элементов 2 — 2И-2ИЛИ, седьмой 45 вход блока соединен с четвертыми входами группы элементов 2 — 2И вЂ” 2ИЛИ, выход элемента И соединен с входами С первого и . второго регистров памяти, выход первого регистра памяти соединен с первым выхо- 50 дом блока хранения информации, выход второго регистра памяти соединен с В-входом схемы сравнения и вторым выходом блока, выход А < В схемы сравнения соединен с вторым входом элемента И, выход элемента 2-2И-2ИЛИ соединен с входом А оперативного запоминающего устройства, выход оперативного запоминающего устройства соединен с третьим выходом блока хранения информации.

Блок синхронизации содержит RS-триггер, генератор тактовых импульсов, элемент

ИЛИ-НЕ, двоичный счетчик, схему сравнения, формирователь коротких импульсов и элемент ИЛИ, причем первый вход блока синхронизации соединен с S-входом RSтриггера и первым входом элемента ИЛИ, второй вход блока синхронизации соединен с R-входом RS-триггера и первым входом элемента ИЛИ-НЕ, третий вход блока синхоонизации соединен с входом В скемы сравнения, 0-выход RS-триггера соединен с входом генератора тактовых импульсов и третьим выходом блока синхронизации, выход генератора тактовых импульсов соединен с входом С двоичного счетчика и четвертым выходом блока синхронизации, выход двоичного счетчика соединен с, входом А схемы сравнения и первым выходом блока синхронизации, выход А > В схемы сравнения соединен с входом формирователя коротких импульсов, выход формирователя коротких импульсов соединен с вторыми входами элементов ИЛИ и ИЛИ—

НЕ, выход элемента ИЛИ-.НЕ соединен с

R-входом двоичного счетчика, выход элемента ИЛИ соединен с вторым выходом блока синхронизации.

Заявляемое устройство по сравнению с прототипом (а.с. 1013905) отличается наличием новых элементов: аналогового ключа, аналого-цифрового преобразователя, генератора управляющих сигналов, блока формирования отсчетов, блока выбора адресов, блока вычисления функции, блока хранения информации, блока синхронизации и связей между ними.

Сравнение заявляемого решения с другими техническими решениями показывает, что элементы, отличающие заявляемое ре= шение от прототипа, широко известны. Однако при их введении в указанной связи с остальными элементами схемы в заявляемый цифровой измеритель центра тяжести видеосигналов указанные элементы проявляют новые свойства.

В новой совокупности признаков предлагаемое устройство обеспечивает выполнение новых функций измерительного процесса. Введение новых элементов обеспечивает преобразование сигналов в дискретные цифровые отсчеты, вычисление функции различия моментов, определение минимального значения функции различия, выдачу их на индикаторы.

Таким образом, предложенное устройство обладает. новыми по сравнению с прототипом признаками. Следовательно, заявляемое техническое решение обладает новизной. Наличие указанных новых допол1723559

10

45

N-)

g i fi+I At

I =1

55 нительных свойств, обеспечивающих достижение положительного эффекта, позволяет признать предложенное техническое решение соответствующим критерию "существенные отличия".

На фиг.1 приведена структурная схема цифрового измерителя центра тяжести видеосигналов: íà фиг,2 — функциональная схема блока синхронизации; на фиг.3 — функциональная схема порогового элемента; на фиг.4 — функциональная схема генератора управляющих сигналов, на фиг.5 — функциональная схема блока формирования отсчетов; на фиг.6 — функциональная схема блока выбора адресов; на фиг.7- функциональная схема блока вычисления функции различия моментов; на фиг.8- функциональная схема блока хранения информации; на фиг.9-14— временные диаграммы работы измерителя; на фиг.15 — блок-схема алгоритма вычисления центра тяжести видеосигналов; на

- фиг.16 — примеры форм сигналов и их функций различия моментов.

Цифровой измеритель центра тяжести видеосигналов содержит (фиг.1) аналогичный ключ 1 типа К590КН2, аналого-цифровой преобразователь 2, пороговый элемент

3, генератор 4 управляющих. сигналов (ГУС), блок 5 формирования отсчетов (БФО), блок

6 выбора адресдв (БВА), блок 7 вычисления функции (БВФ), блок 8 хранения информации, блок 9 синхронизации.

Пороговый элемент содержит (фиг.3) компаратор 10 типа К554САЗ, КМ597СА2, элемент НЕ 11, формирователи 12 и 13 коротких импульсов..

Генератор управляющих сигналов содержит (фиг.4) генератор 14 тактовых импульсов, 0-триггеры 15.1 — 15.К RS-триггер

16, регистр 17 памяти, дешифраторы 18 и 19, линию 20 задержки. элемент ИЛИ 21,умножитель/сумматор 22 типа 564ИП5, элемент.

НЕ 23.

Блок формирования отсчетов содержит (фиг.5) первый. регистр 24 памяти, умножитель/сумматор 25 типа 564ИП5, формирователь 26 коротких импульсов, оперативное запоминающее устройство 27 типа

КР565РУ2, КР132РУ6, элемент ИЛИ 28, элемент 3-ЗИ-ЗИЛИ 29, двоичный счетчик 30, второй регистр 31 памяти.

Блок выбора адресов содержит (фиг.6) первый...пятый элементы ИЛИ 32...36, первый„.четвертый RS-триггеры 37...40, генератор 41 тактовых импульсов, распределитель 42 импульсов, элемент 3-2И-НЕ

43, элемент 2-2И 44, первый и второй двоичные реверсивные счетчики 45 и 46 типа

155ИЕ7, двоичный счетчик 47, первую...третью схемы 48...50 сравнения типа

564ИП2 и К555СП1, элемент 2-3И 51, элемент 2 — 2И-НЕ 52; первый...третий формирователи 53.„55 коротких импульсов, элемент 2-2И вЂ” 2ИЛИ 56, элемент 4И-НЕ 57;

Блок вычисления функции содержит (фиг.7) умножитель/сумматор 58 типа

564ИП5, накапливающий сумматор 59, арифметическо-логическое устройство 60 типа 155ИПЗ, 564ИПЗ, группу 61 элементов

2И, группу 62 элементов 2И-НЕ, группу 63 элементов ИЛИ, элемент ИЛИ 64, двоичный счетчик 65, регистр 66 памяти, элемент HE

67, Блок хранения информации содержит (фиг.8) первый и второй регистры 68 и 69 памяти, схему 70 сравнения типа 564ИП2 и

К555СП1, группу 71 элементов 2-2И-2ИЛИ, оперативное запоминающее устройство 72 типа КР565РУ2, КР132РУ6, элемент И 73.

Блок синхронизации содержит (фиг.2)

RS-триггер 74, генератор 75 тактовых импульсов, элемент ИЛИ-HE 76, двоичный счетчик 77, схему 78 сравнения типа 564ИП2 и К555СП1, формирователь 79 коротких импульсов, элемент ИЛИ 80. . Алгоритм работы цифрового измерителя центра тяжести видеосигналов включает следующие действия.

Производится дискретизация сигнала

f(t) неотрицательной полярности в интервале времени (а,Ь), с периодом дискретизации

Лт и определяется число N отсчетов сигнала в заданном интервале времени. В результате формируется массив (fi)i-1 отсчетов fi анализируемого сигнала, включающий N. слов, записываемых в 03У.

Далее формируется функция различия моментов анализируемого сигнала (fi)i .

При этом для каждого номера j определяется различие

1 в = I + I л с

t =i-1 1=1 между левым

1, ifi (Ьт

I =i-1 и правым моментами сигнала относительно j-ro отсчета сигнала, Определение производится с точностью до мультипликативной константы At, равной периоду дискретизации сигнала.

Затем определяется значение

min

„— Si, характеризующее величину от1 клонения расчетного центра тяжести от истинного на интервале времени (а,Ь): чем

1123559

15 отсчетов анализируемого сигнала, цикл 2 — 20

50

55 ближе к нулю это значение, тем меньше расчетный центр тяжести отличается от истинного для анализируемого дискретного сигнала Щ -> .

Номер j отсчета, на котором достигается 1 fi является расчетным центром т!и — В тяжести сигнала, Положение расчетного центра тяжести на оси времени определяется началом интервала времени а, периодом дискретизации сигнала At и номером j от-. счета из выражения а+ At (j-1).

Функция различия. моментов сигнала выдается для отображения на графический индикатор, а минимальное ее значение и его временное положение — на цифровые индикаторы.

Устройство имеет три цикла работы; цикл 1 — формирование и запись массива формирование функции различия моментов сигнала и определение ее минимального значения, отыскание его поло>кения в массиве значений функции, цикл 3.— выдача информации для отображения формы анализируемого сигнала. его функции различия моментов, ее минимального значения и положения последнего на оси времени.

Временная диаграмма последовательности выполнения этих циклов представлена на фиг.9. Суммарная длительность выполнения циклов определяет минимальный период повторения входных видеосигналов.

Цикл 1 — формирование и запись массива отсчетов сигнала.

В данном цикле устройство преобразует аналоговый сигнал f(t) в цифровой кодМ с. периодом дискретизации A t и выполняет операцию умножения Aj = f Ьt

Устройство работает следующим образом.

На шину "Вход поступает анализируемый сигнал И1 (фиг.1) и далее на первые входы аналогового ключа (АК) 1 и порогового элемента (ПЭ) 3. ПЭ 3 вырабатывает управляющие сигналы. В исходном состоянии на вход 2 компаратора 10 (фиг.3) подано опорное напряжение Uo>, на вход 1 компаратора не поступает анализируемый сигнал. На выходе компаратора установлен потенциал логической единицы. На вход 1 ПЭ (фиг.3) поступает анализируемый сигнал U> (фиг.10). На вход 2 поступает опорное напряжение Uon Когда амплитуда входного сигнала U> превысит величину опорного напряжения Uoo (точка t1 на фиг.10). то на выходе компаратора 10 появляется выходное напряжение О, уровень. которого соответствует "лог,О" (фиг.10). Сигнал Uz

35 поступает на вход элемента НЕ 11, инвертируется. На выходе элемента 11 вырабатывается сигнал U4, который поступает на вход формирователя 12 коротких импульсов (ФКИ). ФКИ 12 вырабатывает по фронту "1 " сигнала U4 короткий сигнал Ug отрицательной полярности (фиг,10), Когда амплитуда входного сигнала U> станет меньше величины опорного напряжения 0,> (точка tz), на выходе компаратора

10 появится выходное напряжение Uz, уровень которого соответствует "лог.1" (фиг.10).

По заднему фронту " " сигнала Uz вырабатывается короткий отрицательный сигнал

0з (фиг.10) формирователем 13 коротких импульсов, Таким образом, ПЭ 3 вырабатывает три управляющих сигнала: сигнал И4 на выходе

1 положительной полярности, по длительности равный длительности анализируемого сигнала (t1 — t2); сигнал И5 на выходе 2 отрицательной полярности, временное положение которого соответствует началу анализируемого сигнала tt; сигнал ИЗ на выходе 3 отрицательной полярности, временное положение которого соответствует окончанию анализируемого сигнала tz.

Сигнал с 2-го выхода используется в качестве сигнала "Уст.О", который поступает на установочные входы блоков и приводит, устройство в исходное состояние.

Сигнал с 3-го выхода фиксирует момент окончания формирования массива отсчетов.

Сигнал с 1-ro выхода поступает на 1-й вход генератора 4 управляющих сигналов (ГУС), на 2-й вход аналогового ключа 1 и на

4-й вход блока 5 формирования отсчетов.

Элементы ГУС 4 находятся в следующем исходном состоянии: генератор 14 тактовых сигналов не вырабатывает последовательности импульсов, 0-триггеры 15 обнулены, на их выходах установлен потенциал логического нуля, RS-триггер 16 находится. в единичном состоянии, на его

0-выходе установлен потенциал логический единицы, на входе умножителя/сумматора

22 установлен потенциал логического нуля, на входе Y установлен двоичный код периода тактовых импульсов.

ГУС 4 (фиг.4) работает следующим образом. На 1-й вход ГУС 4 поступает управляющий сигнал 04 "лог.1" с 1-го выхода формирователя 3 управляющих сигналов (фиг.12) и далее на вход генератора 14 тактовых импульсов, Генератор 14 вырабатывает последовательность тактовых импульсов

Uo. Причем временное положение переднего фронта первого тактового импульса Ов задержано относительно переднего фронта импульса 04 и 0 . ГУС 4 устанавливается в

1723559

16 исходное состояние импульсом Us "Уст.О", который поступает на 2-й вход ГУС 4 (фиг.4), Сигнал Ов "Уст.0" поступает íà R-входы 0триггеров 15.1...15.К регистра 17 памяти, а также на S-вход RS-триггера 16. На Q-svxoдах триггеров 15 и регистра 17 памяти устанавливаются потенциалы 07, Ue, 09 и 0 4

"лог.О", а на 0-выходе RS-триггера 16 — потенциал U>a "лог.1" (фиг,12), 0-триггеры

15.1...15.К включены последовательно и представляют собой двоичный многоразрядный счетчик, обеспечивающий формирование управляющих сигналов. На фиг.12 представлена временная диаграмма для четырехраэрядного счетчика. ГУС 4 вырабатывает следующие управляющие сигналы: сигнал 0>a для управления работой аналогоцифрового преобразователя 2; сигнал 01g— импульс записи в блок 5 формирования отсчетов: значение периода дискретизации

Лt аналогового сигнала в двоичном коде.

Тактовые импульсы Ue с выхода генератора 14 (фиг,4) поступают на С-вход 0-триггера 15.1, Q-выход предыдущего триггера соединен с С-входом последующего триггера. D-триггер работает в счетном режиме с коэффициентом деления 2. D-триггеры

15,1...15.К обеспечивают необходимый период Л t дискретизации аналогового сигнала. Количество К последовательно включенных 0-триггеров определяется периодом дискретизации Л t сигнала U>a и периодом 1ти тактовых импульсов Об:

К I (ent — +1).

Лл

1ти

Сигнал 01э формируется с помощью RSтриггера 16, который устанавливается в единичное состояние импульсом Us "Уст.О" или импульсом 0<> с выхода линии задержки 20, а в нулевое состояние импульсом.Un, поступающим с выхода дешифратора 18. Импульс

01 вырабатывается. многовходовым элементом И-HE 18. Дешифратор 18 представляет собой К-входовый элемент И-НЕ, на входы которого подаются потенциалы с Qвыходов D-триггеров 15.1...15.К и тактовый импульс Ue. При поступлении на все входы йотенциалов "лог.1", на выходе дешифратора 18 вырабатывается импульс UQ отрицательной полярности (на фиг.12 импульс Utz вырабатывается для пятого тактового импульса Ue).

Дешифратор 19 представляет собой tвходовый элемент И-НЕ, но для восьмого тактового импульса Оз(фиг.12). Импульс Ою с выхода дешифратора 19 поступает на вход линии задержки 20. С одного выхода ЛЗ 20 сигнал 01> поступает на первый вход элемента ИЛИ 21 и далее íà S-вход RS-триггера

16. Цикл повторяется, Следует заметить, что в первом периоде импульса О э установка по $-входу триггера 16 осуществляется импульсом Us "Уст.О", а затем импульсом 0<р, 5 вырабатываемым дешифратором 19.

Сигнал 0

Uio, но задержанный ЛЗ 20 на время переходных процессов в элементах 16 и 22.

На D-входы регистра 17 памяти посту10 пают сигналы с Q-выходов триггеров

15.1„.15.К, а на С-вход поступает инвертируемый элементом НЕ 23 импульс 0 о положительной полярности. По фронту " " Ою осуществляется запись информации с 015 входов в регистр 17 памяти. На выходах регистра 17 памяти устанавливается двоичный код количества тактовых импульсов и, определяющих длительность периода дискретизации Лt = п t, 20 Умножитель/сумматор 22 производит операцию умножения двух двоичных чисел в соответствии с выражением; X Y + К+ М.

Для выполнения операции умножения Х Y входы К и M монтажным путем соединяются

25. с потенциалом "лог.О". При этом числа К и М в двоичном коде. равны кулю.

На входы Х поступает двоичный код числа и с Q-выходов регистра 17 памяти, а на входы Y — двоичный код числа t>, причем

30 двоичный код tT< устанавливается монтажным путем s зависимости от значения частоты тактируемых импульсов Vg генератора

14.

Управляющие импульсы поступают: с

35 выхода 01 на вход т АЦП2, с2-го выхода

U>s на 13-й вход блока 5 формирования отсчетов, с 3-й шины íà З-и.входы блока 5 формирования отсчетов.

Элементы блока 5 формирования отсче40 тов находятся в следующем исходном состоянии. Регистры 24 и 31 памяти (фиг.5) обнулены, на их выходах установлены потенциалы логического нуля, Двоичный счетчик 30 обнулен, íà его выходах установлен

45 двоичный код 0...0, что соответствует адресу нулевой ячейки ОЗУ 27.

При поступлении сигнала О э на вход

% АЦП 2 осуществляется преобразование аналогового сигнала, поступающего с выхо50 да АК 1 на вход О х АЦП 2, в цифровой код.

Работой АЦП 2 управляет сигнал О э. Выборка осуществляется по переднему фронту тактового импульса Uе выдается с подачей задне55 ro фронта тактового импульса Ulg (фиг.11):

Двоичный код U

1723559

5

15

40

50 на выход регистра 24 памяти осуществляется импульсом 0>у (фиг.11), который формируется по положительному импульсу Un (фиг.12). Временное положение импульса

Оптаково, что переходные процессы в АЦП

2 окончились и на выходе его информация достоверна. С выходов регистра 24 памяти двоичный код поступает на X-вход умножителя/сумматора 25. На его Y-входы поступает двоичный код О э значения периода дискретизации Лс с 3-го выхода ГУС 4. Входы К и М умножителя/сумматора 25 монтажным путем соединены с логическим нулем.

Таким образом, умножитель/сумматор 25 выполняет только операцию умножения

X Y+ К+ M = Х Y. Результат умножения

X Y = f) Л1 записывается в ОЗУ 27.1. а дискретное значение входного сигнала f — в ОЗУ 27.2. С выходов умножителя/сумматора 25 двоичный код поступает на D-входы

РЗУ 27.1, а.на О-входы ОЗУ 27.2 — значение

f . Адрем ячеек ОЗУ 27.1, в которые необходимо записать результат умножения, задается двоичным счетчиком 30. На счетный вход С счетчика 30 поступают положительные импульсы 017 через элемент 28 ИЛИ, по переднему их фронту изменяется состояние счетчика 30 (О о, фиг.11). С Q-выходов счетчика 30 двоичный код поступает на 2-е входы группы 29 элементов 3 — ЗИ вЂ” ЗИЛИ и далее на адресные входы ОЗУ 27,1. Импульс записи 0>g формируется генератором 4 управляющих сигналов (фиг.12), который rioступает на 13-й вход блока 5 формирования отсчетов и далее на W-входы ОЗУ 27, Импульс записи 015 поступает íà W-вход ОЗУ

27 тогда, когда на D- и А-входах окончились переходные процессы, Время задержки выбирается с помощью линии задержки 20 генератора управляющих сигналов.

Количество отсчетов N определяется длительностью сигнала Ui, величиной выбранного порога Uo и периодом дискретизации Лt.

Окончание цикла формирования и записи массива отсчетов фиксируется по заднему отрицательному фрон1.у импульса 04, когда амплитуда входного сигнала 0> станет меньше величины опорного напряжения О п (фиг.11). На 1-м выходе генератора управляющих сигналов прекращается выдача разрешающего потенциала 04 B. этом случае прекращается генерация тактовых импульсов генератором 14 и не вь(рабатываются управляющие сигналы ГУС 4, запрещается выбор адресов ОЗУ 27.

Сформированный пороговым элементом 3 отрицательный импульс Оз (фиг.11) поступает на 12-й вход блока 5 формирования отсчетов и далее на С-BxOAbl регистра 31 памяти. По фронту " " импульса Оз осуществляется запись двоичного кода числа отсчетов N c Q-выходов двоичного счетчика 30 в регистр 31 памяти (021, фиг.11).

Таким образом, по окончании цикла в ячейках ОЗУ 27.1 записано в двоичном коде значение произведения амплитуды сигнала на период дискретизации: А = f1 Лт, а в

ОЗУ 27.2 — значение f1. В регистре 31 памяти записано в двоичном коде число Ч отсчетов анализируемого сигнала.

Цикл 2 — формирование функции различия мЬментов сигнала, определение ее минимального значения и отыскание его положения в массиве отсчетов.

В данном цикле работают блоки 5-8.

В исходном состоянии в блоке 6 RSтриггеры 37...40 установлены в нулевое состояние. На Q-выходах RS-триггеров установлены потЕнциалы логического нуля.

Счетчики 45...47 обнулены. На генератор 41 поступает потенциал запрещения, и на его выходе отсутствуют прямоугольные импульсы. На выходе А = В схемы 48 сравнения установлен потенциал логической единицы.

На выходах А = В и А .> В схем 49 и 50 сравнения установлены потенциалы логического нуля.

В блоке 7 (фиг.7) счетчик 65, накапливающий сумматор 59 и регистр 66 памяти находятся в исходном состоянии. На

0-выходах их установлены потенциалы логического нуля.

В блоке 8 (фиг.8) регистры 68 и 69 памяти установлены соответственно в нулевое и единичное состояние, На 0-выходах регистра 68 памяти установлены потенциалы логического нуля, а на 0-выходах регистра 69— потенциалы логической единицы, На выходе А < В установлен потенциал логического нуля, В данном цикле устройство вычисляет значение функции различия моментов сигнала в соответствии с выражением:

S = g lA - - Q (I — j)Ail.

11=l-1 1=)+1

Технически алгоритм реализуется следующим образом.

По окончании входного сигнала Ui ПЭ 3 вырабатывает отрицательный прямоугольный импульс Оз (фиг.10, 13), Импульс Оз с

3-го выхода ПЭ 3 поступает на 1-й вход блока 6 выбора адресов, элементы которого (фиг.6) находятся в исходном состоянии: RSтриггеры 37...40 — в нулевом состоянии, на

Q-выходах RS-триггеров 37...40 установлен нулевой потенциал, распределитель 42 импульсов не вырабатывает управляющих им19

1723559

10

25

55 пульсов, счетчики 45...47 находятся в исходном состоянии, т,е. на 0-выходах счетчиков установлен двоичный код 0...0. На выходе

А = В схемы 48 сравнения установлен потенциал логической единицы, на выходе А = В 5 схемы 49 сравнения — потенциал логического нуля, на выходе А > В схемы 50 сравнения— потенциал логического нуля.

С 1-ro входа блока 6 аыбора адресов импульс Оз (фиг.10,13) поступает на 5-вход триггера 37 и на 1-й вход элемента 33 ИЛИ„ и далее на S-вход триггера 38. По фронту импульса Оз RS-триггеры 37 и 38 устанавливаются в единичное состояние. На

0-выходах RS-триггеров 37 и 38 устанавли- 1 ваются соответственно потенциалы логической единицы Uzz и Uz3(фиг.13).

С 0-выхода RS-триггера 37 потенциал логической единицы Uzz поступает на вход генератора 41 тактовых импульсов. С выхода генератора 41 тактовые импульсы поступают на С-вход распределителя 42 импульсов, который на выходах 1...12 выдает серию импульсоа прямоугольной формы

Uz<, сдвинутых друг относительно друга, а длительность их равна периоду повторения тактовых импульсов. Распределитель 42 импульсов вырабатывает циклически пачки по двенадцать импульсов до тех пор, пока находится в единичном состоянии RS-триггер

37, т.е, пока не будет определена функция различия моментов сигнала для всех отсче-. тов J.

Потенциал Огз (фиг,13) логической единицы с Q-выхода RS-триггера 38 поступает на 1-й, 3-й и 5-й входы элемента 43 3-2ИНЕ. На 2-й, 4-й и 6-й входы этого элемента поступают соответственно второй, третий и четвертый импульсы положительной полярности Uz4 с 2-го, 3-го и 4-го выходов распределителя 42 импульсов. На 1-м, 2-м. и 3-м выходах элемента 3-2И-НЕ 43 формируются прямоугольные отрицательные импульсы

Ож, U26 и Ои. Временное положение импульсов U25, U26 и U27 соответствует второму, третьему и четвертому импульсам Оы.

Импульс Vzg поступает на С-вход счетчика

47 и по фронту " " Uzg изменяет состояние счетчика 47 (Озо. фиг.13). На счетчике 47 устанавливается текущее значение номера

J-го отсчета (на фиг.13, J = 1 и J =- 2), относительно которого осуществляется перебор адресов ячеек ОЗУ 27,1, расположенных слева и справа от j.

Импульс Um поступает на С-входы счетчиков 45 и 46, по фронту "т" производит переэапист информации по О-входам с Qвыходов счетчика 47 на выходы счетчиков 45 и 46. На Q-выходах счетчиков 45 и 46 устанавливается двоичный код Ual u Ugz соответстаенно текущему двоичному коду счетчика 47.

Импульс Uzy поступает на 2-й вход элемента WIN 34 и далее на R-вход триггера 38, который устанавливается в нулевое (исходное) состояние. На 0-выходе триггера 38 устанавливается потенциал логического нуля Uzg и запрещает прохождение а дальнейшем второму, третьему и четвертому импул.ьсам Uzp (фиг.13).

Кроме того, импульс Uz7 поступает на

S-вход триггера 39 и устанавливает его в единичное состояние Uzs. Разрешающий потенциал Uzs поступает на 1-й вход элемента 2-2И 44. На 2-й вход этого элемента поступает прямоугольный положительный импульс с 5-го выхода распределителя 42 импульсов. С 1-го выхода элемента 44 импульс поступает на вход "-1" счетчика 45 и изменяет его состояние Ual. Счетчик 45 работает а режиме вычитания, поэтому при каждом поступлении импульса на вход "-1" осуществляется вычитание единицы иэ содержимого счетчика 45 (аычитание единицы начинается с текущего значения j, установленного на счетчике 47), Уменьшение содержимого счетчика 45 осуществляется до тех пор, пока Hà Q"âûõoäàõ его не появится двоичный код 0...0. Этот момент фиксируется схемой 48 сравнения. На А-входы схемы 48 поступает двоичный код с Q-выходов счетчика 45 Оз1, а на В-входы — двоичный код

0...0, причем двоичный код 0...0 на В-входах схемы 48 сравнения устанавливается монтажным путем. При равенстве кодов на А- и

В-входах схемы 48 сравнения на ее входе

А = В устанавливается потенциал логической единицы Озз (фиг.13), который поступает на 2-й вход формирователя 53 коротких импульсов. На 3-й вход этого формирователя поступает потенциал Uza логической единицы с триггера 39, а на 1-й вход — импульс с 6-ro выхода распределителя 42 импульсов, На выходе ФКИ 53 вырабатывается импульс

Озэ отрицательной полярности, который поступает на 2-й вход элемента ИЛИ 35 и далее на R-вход триггера 39 и устанавливает его в исходное состояние Uzo (фиг,13). На выходе триггера 39 устанавливается потенциал логического нуля Uze (фиг,13) по фронту " " импульсов Uas u Uze и запрещает прохождение пятого импульса на вход "-1" счетчика 45. Таким образом, на 0-выходах счетчика 45 последовательно устанавливается двоичный код чисел J-1, j — 2, ..., О, т,е. осуществляется перебор адресов ячеек памяти 27.1 от J— - 1 до О. После установки на счетчике 45 числа 0 начинается перебор адресов справа. Выбор адресов справа от текущего значения номера отсчета

1723559 производится следующим образом, На 1-й вход элемента 4И-НЕ 57 поступает потенциал "лог.1" с 5-выхода тоиггера 39, на 3-й вход потенциал "лог.,1" с Q-выхода триггера

40, а на 2-й вход двенадцатый импульс 024 с 2-ro выхода распределителя 42 импульсов.

На выходе элемента 4И-Н Е 57 формируется импульс отрицательной полярности, который поступает на S-вход триггера 40 и устанавливает его в единичное состояние (фиг.13). На Q-выходе триггера 40 устанавливается потенциал О2э логической единицы (фиг.13), который поступает на 3-й вход элемента 2-2И 44. На 4-й вход этого же элемента поступает прямоугольный положительный импульс с 5-го выхода распределителя 42 импульсов. С 2-ro выхода элемента 2-2И 44 импульс положительной полярности поступает на вход "+1" счетчика

46. По фронту " " изменяется состояние счетчика 46 Uzz. Счетчик 46 работает в режиме сложения, поэтому при каждом поступлении импульса на вход "+1" содержимое счетчика 46 увеличивается на единицу (добавление единицы начинается с текущего значения номера J, установленного на счетчике 47). Увеличение содержимого счетчика

46 производится до тех пор, пока íà Q-выходах счетчика 46 не установится двоичный код, соответствующий числу N, Этот момент фиксируется схемой 49 сравнения. На А- входы схемы 49 сравнения подается двоичный код Ugz с 0-выходов счетчика 46, а на

В-входы — двоичный код Ощ числа N отсчетов с Q-выходов регистра 31 памяти блока

5. При равенстве двоичных кодов на входах

А и В схемы 49 сравнения на выходе А-- В схемы устанавливается потенциал Оз4 логической единицы (фиг.13). Этот потенциал подается на 2-й вход формирователя 54 коротких импульсов. На 3-й вход ФКИ 54 подается потенциал с Q-выхода триггера 40.

На 1-й вход Ф КИ 54 подается одиннадцатый импульс Uz4 с выхода распределителя 42 импульсов, По фронту "f" одиннадцатого импульса Uz4 формируется ФКИ 54 отрицательный импульс Озв, который поступает на

2-е входы элементов ИЛИ 36 и 33. С выхода элемента ИЛИ 36 импульс поступает íà Rвход триггера 40 и устанавливает его в исходное (нулевое) состояние, Ha Q-выходе триггера 40 устанавливается потенциал Uzo логического нуля и запрещает прохождение пятого импульса на вход "+1" счетчика 46 (фиг.13), Таким образом, на Q-выходах счетчика 46 последовательно устанавливается двоичный код чисел j+ 1, j+ 2, ..., N, т.е. осуществляется перебор адресов ячеек памяти 27 от

)+1до N, ния g i AJ-1и вычитания А, i— -,(— 1)А

40 осуществляются блоком 7.

Двоичный код числа А1-i с 1-го выхода .

БФО 5 поступает на 1-й вход БВФ 7. Значение AJ- считывается из ячеек ОЗУ 27,1 БФО

5, расположенных (условно) слева от j-й

45 ячейки, а затем — справа от нее, Адреса ячеек задаются счетчиками 45 и 46 БВА 6 (фиг,14). С Q-выходов счетчиков 45 и 46 двоичные коды U31 и U3z через 12-й и 13-й выходы подаются на 7-й и 10-й входы БФО 5 и

50 далее через 6-й и 9-й входы элемента 3-ЗИЗИЛИ 29 на адресные входы А ОЗУ 27. С 1-го выхода БВА 6 через 5-й вход БФО 5 на 4-й и .7-й входы элемента 29 подается разрешающий потенциал Uzz c Q-выхода RS-триггера

37. Разрешающий потенциал подается только на время вычисления функции различия моментов. С Q-выходов RS-триггеров 39 и 40 подаются разрешающие потенциалы Uzg u

О29 через 10-й и 11-й выходы БВА 6, 6-й и 9-й входы БФО 5 на 5-й и 8-й входы элемента

Следует заметить, что на фиг.13 изображены временные диаграммы для состояния счетчика 47 при номере j = 1 отсчета и частично — при J = 2, причем перебор адресов справа и слева от J осуществляется только после установления текущего значения номера J-го отсчета на счетчике 47. Перебор всех значений номеров) с помощью счетчика 47 производится до тех пор, пока íà Qвыходах его не установится двоичный код числа N + 1, Этот момент фиксируется схемой 50 сравнения. На А-входы схемы 50 сравнения подается двоичный код с Q-выходов счетчика 47, а на В-входы — двоичный код числа N c Q-выходов регистра 31 БФО

5. Как только двоичный код на входе А будет равен числу N + 1, на выходе А > В установится потенциал логической единицы Озу (фиг.13); который поступает на 2-й вход формирователя 55 коротких импульсов. На 1-й вход поступает третий импульс Uz4 с распределителя 42 импульсов. ФКИ 55 вырабатывает импульс отрицательной полярности

Озв, который поступает на 2-й вход элемента

ИЛИ 32 и далее на вход R триггера 37, На .

0-выходе триггера 37 устанавливается потенциал Uzz логического нуля (фиг.13), который поступает на вход генератора 41 тактовых импульсов. Генератор 41 и распределитель 42 импульсов прекращают вырабатывать управляющие сигналы. На этом прекращается перебор адресов ячеек памяти 27,1.

Операции умножения! AJ-, суммирова1723559

3-ЗИ-ЗИЛИ 29. Эти разрешающие потенциалы осуществляют селекцию двоичных кодов Оз1 и Озг,.поступающих одновременно на элемент 29 со счетчиков 45 и 46 БВА

6, Выбранное значение Aj-I U29 поступает на

1-й вход БВФ 7 и далее на вход Х умножителя/сумматора 58 (фиг.6 и 14), На вход Y поступает двоичный код U4o с Q-выходов двоичного счетчика 65 текущего значения

J-I. Состояние счетчика 65 БВФ 7 (04, фиг,14) изменяется с приходом каждого импульса с выхода элемента 2-2И-2ИЛИ 56

БВА 6. Временное положение этого импульса соответствует седьмому импульсу с выхода распределителя 42 БВА 6; Селекция этого импульса производится разрешающими потенциалами Ога и Ого с выходов RSтриггеров 39 и 40 БВА 6.

Умножитель/сумматор 58 осуществляет операцию умножения в соответствии с выражением в прямом коде Х Y+ К+ М- Х Y. Входы К и М монтажным путем соединены с потенциалом логического нуля.

Результат умножения с Q-выходов подается на А-входы накапливающего сумматора 59.

Восьмой импульс, поступающий с 8-ro выхода распределителя 42 через 2-й выход БВА

6 и 2-й вход.БВФ 7, подается на вход С. По фронту " " восьмого импульса производится суммирование текущего значения произведения I AI-1 с содержимым сумматора в прямом коде 041(фиг.14). Операция суммирования значений I AI-I.no адресам, расположенным слева от ), осуществляется до тех пор, пока на счетчике 45 не установится двоичный код числа нуль. Этот момент фиксируется элементом 2-ЗИ 51,2 БВА 6. На его

5-й и 6-й входы подаются разрешающие потенциалы с Q-выходов RS-триггеров 39 и 40, а на вход Y — девятый импульс с выхода распределителя 42. Положительный импульс с выхода элемента 51,2 через 5-й выход БВА 6 и 6-й вход БВФ 7 поступает на

С-вход регистра 66 памяти. По фронту " " осуществляется запись частичной суммы

1 AI- в регистр 66 памяти 04г (фиг.14), ! — — 1

Элементом 2-ЗИ 51.1 БВА 6 вырабатывается импульс установки в исходное состояние накапливающего сумматора 59 и счетчика

65, На 1-й и 3-й входы элемента 51.1 подаются разрешающие потенциалы с Q-выходов

RS-триггеров 39 и 40, а на 2-й вход поступает одиннадцатый импульс с выхода распределителя 42, С выхода элемента 51,1 импульс через 4-й выход БВА 6 и 5-й вход

БВф 7 поступает на 2-й вход элемента ИЛИ

64 и далее íà R-входы счетчика 65 и накапливающего сумматора 59, устанавливаемых в исходное состояние 04о и 041 (фиг,14). Затем осуществляется формирование частичной суммы (I-J) AI из ячеек, 5

I- =+1 расположенных справа от текущего значения J. Операции умножения (I-j)AI и суммирования (1-J) А производится аналогично рас10 I =)+1 смотренным ранее.

Частичная сумма, » 1 AI-I, записанная

I =l-1

15 в регистре 66 памяти, подается на вход В арифметическо-логического устройства 60.

На вход А подается частичная сумма = +1 (I-))А (041, фиг.14). Входы Я и М соединены на операцию вычитания, Результат вычитания

s>= I f i я»- 3 (!- )А

25 может быть как положительным, так и отрицательным числом, АЛУ 60 представляет собой сумматор обратного кода, для чего выход старшего разряда переноса С4 соединен с младшим разрядом переноса С<.

Если в старшем разряде переноса С4 присутствует потенциал логической единицы, то результат в АЛУ представлен в обратном коде. Для его преобразования имеется группа 62 элементов 2И-НЕ, инвертирующая двоичный обратный код в двоичный прямой код. Если результат в АЛУ 60 получен в прямом коде, то преобразование кода не призводится, а двоичный код передается

40 через группу 61 элементов 2И на входы .группы ИЛИ 63. Результат вычитания записывается в ячейку памяти 03У 72 импульсом с выхода элемента 2-2И-НЕ 52.1. На 2-й вход поступает разрешающий потенциал

45 Оз4 с выхода А = В схемы 49 сравнения, а на

1-й вход десятый импульс с выхода распределителя 42. С выхода элемента 2-2И-НЕ

52.1 импульс через 6-й выход БВА 6 и 2-й вход БХИ 8 поступает íà W-вход ОЗУ 72. На

5р 0-вход ОЗУ 72 с выхода группы 63 элементов ИЛИ через выход БВФ 7 и 4-й вход БХИ

8 поступает результат S> вычитания, Адрес ячейки ОЗУ 72 задается с выхода счетчика

47 БВА 6, Двоичный код с выхода счетчика

55 47 через 9-й выход БВА 6 и 1-й вход БХИ 8 поступает на 1-е входы группы 71 элементов

2 — 2И-2ИЛИ, На 2-е входы группы 71 подается разрешающий потенциал Огг с выхода

RS-триггера 37, который поступает на время вычисления функции различия моментов и

1723559

?6 позволяет только запись информации в ОЗУ

72.

Кроме того, десятый импульс поступает на 1-й вход элемента И 73. На 2-й вход элемента И 73 поступает потенциал с выхода А < В схемы 70 сравнения. В исходном состоянии в регистре 69 памяти записано максимальное двоичное число 11...1, Поэтому в исходном состоянии на выходе,А < В установлен потенциал логической единицы, При поступлении первого значения S> производится запись $> в регистр 69 памяти и адрес первой ячейки в регистр 68 памяти десятым импульсом. При поступлении следующего значения $р возможны два исхода.

$2» $1 или $2 < $1, Если $2 «$1, то на выходе А < В устанавливается потенциал логического нуля и запись $2 в регистр 69 не производится. Если же $2 < $1 (А < В), то значение $2 записывается в регистр 69. памяти. Так как на 4-й вход БХИ 8 поступают все частичные суммы $, J =-1,N, то в регистре

69 памяти остается записанным минимальное значение Sj, а в регистре 68 — его адрес

Цикл 3 — выдача информации для отображения.

В данном цикле производится выдача для отображения дискретной информации, анализируемого сигнала fj и функции различия моментов.

Начало выдачи на графический индикатор осуществляется импульсом Озз, поступающим с выхода элемента 55 БВА 6 через

8-й выход БВА 6 и 1-й вход блока 9 синхронизации íà S-вход RS-триггера 74 (фиг.2).

В исходном состоянии RS-триггер 74 находится в нулевом положении, т.е. íà его

Q-выходе установлен потенциал 04в (фиг.2) логического нуля. Счетчик 77 обнулен, на его Q-выходах установлен двоичный код

0...0 (U47, фиг.2). На вход В схемы 78 сравнения поступает двоичный код числа N c Q-выходов регистра 31 памяти БФО 5, На выходе схемы 78 сравнения устанавливается потенциал О4а логического нуля (фиг.2). Генератор

75 не выдаеттактовых импульсов О48(фиг,2), При поступлении импульса Озв RS-триггер 74 устанавливается в единичное состояние, на Q-выходе его устанавливается потенциал U4s логической единицы. Разрешающий потенциал поступает на вход генератора 75 тактовых импульсов, который вырабатывает последовательность прямоугольных импульсов U

78 сравнения, На вход В ее подается двоич° . ный код числа N с выхода регистра 31 памяти БФО 5. Когда двоичное«исло на входе А превысит двоичное число на входе В, то на выходе А > В установится потенциал О в логической единицы (фиг.2). По фронту " " сигнала 04в формирователь 79 коротких импульсов вырабатывает сигнал 04д, который является сигналом синхронизации Vso (фиг.2). Сигнал Uso служит для запуска гра10. фического индикатора, Так как сигнал Ощ вырабатывается только в конце последовательности из N импульсов, то в качестве первого импульса синхронизации используется ймпульс Озз. Обьединение импульсов

Озв и О49 осуществляется элементом ИЛИ

80. Двоичный код О4т с выхода счетчика 77 подается через 4-й выход БС 9 и 7-й вход

БХИ 8 на четвертые входы группы 71 элементов 2-2И-2ИЛИ БХИ 8 и далее на ад20 ресные входы ОЗУ 72. Разрешающий

50 потенциал Оа поступает с 0-выхода RSтриггера 74 через 3-й выход БС 9 и 6-й вход

БХИ 8 на третьи входы группы 71 элементов

2-2И вЂ” 2ИЛИ. Разрешающий потенциал Uqg поступает только на время выдачи информации для отображения. ОЗУ 72 выдает значения $ no адресам j = 1,N.

Тактовые импульсы Оае с выхода генератора 75 поступают через 4-й выход БС 9 и

8-й вход БФО 5 на 2-й вход элемента ИЛИ

28 и далее на С-вход счетчика 30, На Q-выходах счетчика 30 последовательно устанавливаются коды чисел 1,N. Двоичный код поступает на адресные входы А 03У 27.2.

Производится считывание информации fJ из ячеек ОЗУ 27.2. Выдача нв отображение повторяется циклически. Обнуление счетчиков

30 БФО 5 и 77 БС 9 осуществляется импульсами Upg и Uso, поступающими на R-входы.

Цикл выдачи информации на отображение продолжается до тех пор, пока на вход устройства не поступит следующий сигнал.

Предлагаемое устройство, в котором проводится измерение и запись отсчетов видеосигнала, формирование функции различия моментов его, определение минимума функции и его временного положения и выдача информации на отображение, позволяет повысить информативность измерений.

Формула изобретения

1. Цифровой измеритель центра тяжести видеосигналов, содержащий входную шину, подключенную к первому входу порогового элемента, второй вход которого соединен с шиной подачи опорного напряжения, отличающийся тем, что, с целью расширения функциональных возможностей за счет повышения информативности измерения, в него введены аналого-цифро27

1723559 вой преобразователь, генератор управляющих сигналов, блок формирования отсчетов, блок выбора адресов. блок вычисления функции, блок хранения информации, блок синхронизации, аналоговый ключ, первый вход 5 которого соединен с первым входом порогового элемента, первый выход которого соединен с первым входом генератора управляющих импульсов, четвертым входом блока формирования отсчетов. вторым 10 входом аналогового ключа, выход которого соединен с первым входом аналого-цифрового преобразователя, выход которого соединен q первым входом блока формирования отсчетов, второй вход которого соеди- 15 нен с четвертым выходом генератора управляющих сигналов, третий выход которого соединен с третьим входом блока формирования отсчетов, тринадцатый вход которого соединен с вторым выходом гене- 20 ратора управляющих импульсов,. первый выход которого соединен с вторым входом аналого-цифрового преобразователя, второй выход порогового элемента соединен с вторым входом генератора управляющих 25 сигналов, с третьим входом блока вычисления функции, с одиннадцатым входом блока формирования отсчетов, с третьим входом блока хранения информации, с вторым входом блока выбо >а адресов, с вторым входом ЗО блока синхронизации, первый вход которого соединен с восьмым выходом блока выбора адресов, десятый, одиннадцатый, двенадцатый, тринадцатый выходы которого соединены соответственно с шестым, де- 35 вятым, седьмым, десятым входами блока формирования отсчетов, восьмой вход которого соединен с четвертым выходом блока синхронизации, третий вход которого ссединен с третьим входом блока выбора 40 адресов и с вторым выходом блока формирования отсчетов, двенадцатый вход которого соединен с третьим выходом порогового элемента и первым входом блока выбора адресов, второй, третий, четвер- 45 тый, пятый, седьмой выходы которого соединены соответственно с вторым, чет- . вертым, пятым, шестым, седьмым входами блока вычисления функции, первый вход которого соединен с первым выходом блока 50 формирования отсчетов, пятый вход которого соединен с пятым входом блока хранения инфбрмации и первым выходом блока выбо. ра адресов, шестой, девятый выходы которого соединены соответственно с вторым, 55 первым входами блока хранения информации, четвертый вход которого соединен с выходом блока вычисления функции, шестой. седьмой входы блока хранения информации соединены воответственно с третьим. первым выходами блока синхронизации, второй выход которого соединен с выходной шиной синхронизации и четырнадцатым входом блока формирвоания от-. счетов, третий выход которого является первой выходной шиной измерителя, второй, третьей, четвертой выходными шинами которого являются соответственно первый, второй, третий выходы блока хранения информации.

2. Измеритель по п,1, о т л и ч а ю щ и йс я тем, что генератор управляющих сигналов содержит генератор тактовых импульсов, К 0-триггеров, RS-триггер, регистр памяти,.два дешифратора, линию задержки, элемент ИЛИ, умножитель/сумматор, элемент НЕ, причем первый вход генератора соединен с входом генератора тактовых импульсов, второй вход генератора соединен с вторым входом элемента ИЛИ, выход генератора тактовых импульсов соединен с Свходом первого D-триггера и К-ми входами первого и второго дешифраторов, Q-выходы каждого иэ К 0-триггеров соединены с Dвходами регистра памяти и 1,2,...,(К вЂ” 1)-м входами первого и второго дешифраторов, Q-выход каждого 1 2,...,(К вЂ” 1)-го 0-триггеров соединен с D-входом этого же 0-триггера и входом С следующего D-триггера, Q-выход

К-го D-триггера соединен с его О-входом, выход первого дешифратора соединен с Rвходом RS"òðèããåðà и четвертым выходом генератора, выход. второго дешифратора соединен с входами элемента НЕ и линии задержки, первый выход линии задержки соединен с первым входом элемента ИЛИ, второй выход линии задержки соединен с вторым выходом генератора, выход элемента ИЛИ соединен с R-входами каждого из К

D-триггеров, регистра памяти и S-входом

RS-триггера, Q-выход RS-триггера соединен с первым выходом генератора, выход элемента НЕ соединен с входом С регистра памяти, Q-выходы регистра памяти соединены с Х-входами умножителя/сумматора, на Y-входах ум ножителя /сум матора мо итажным путем установлен двоичный код периода тактовых импульсов, выход умножителя/сумматора соединен с третьим выходом генератора управляющих сигналов.

3. Измеритель по п.1, о т л и ч а ю щ и йс я тем, что блок формирования отсчетов содержит первь.й и второй регистры памяти, умножитель/сумматор, формирователь . коротких импульсов, оперативное запоминающее устройство, элемент ИЛИ, элемент

3-ЗИ-ЗИЛИ и двоичный счетчик, причем первый вход блока соединен с 0-входами первого регистра памяти, второй вход блока

1723559

30 соединен с входом формирователя коротких импульсов, третий вход блока соединен с

Y-входом умножителя/сумматора, пятый ,вход блока соединен с четвертым и седьмым входами элемента З-ЗИ-ЗИЛИ, четвертый, шестой, седьмой, девятый и десятый входы блока соединены соответственно с первым, пятым, шестым. восьмым и девятым входами элемента З-ЗИ-ЗИЛИ, восьмой вход блока соединен с вторым входом элемента

ИЛИ, одиннадцатый вход блока соединен с

R-входами первого и второго регистров памяти и вторым R-входом двоичного счетчика, двенадцатый вход блока соединен с входом С второго регистра памяти, тринадцатый вход блока соединен с первым и вторым W-входами оперативного запоминающего устройства, четырнадцатый вход блока соединен с первым R-входом двоичного счетчика, Q-выходы первого регистра памяти соединены с Х-входом умножителя/сумматора и вторым 0-входом оперативного запоминающего устройства, выход умножителей/сумматора соединен с первым

0-входом оперативного запоминающего устройства, выход элемента 3-ЗИ-ЗИЛИ соединен с первыми А-входами оперативного запоминающего устройства, выход формирователя коротких импульсов соединен с входом С первого регистра памяти и первым входом элемента ИЛИ. выход которого соединен с входом С двоичного счетчика, Q-выходы двоичного счетчика соединены с

0-входами второго регйстра памяти, с вторыми А-входами оперативного запоминающего устройства и вторым входом элемента

3-ЗИ-ЗИЛИ, первый выход оперативного запоминающего устройства соединен с первым выходом блока, второй выход оперативного запоминающего устройства соединен с третьим выходом блока, 0-выходы второго регистра памяти соединены с вторым выходом блока, 4. Измеритель по п.1, о т л и ч а ю щ.и йс я тем, что блок выбора адресов содержит пять элементов ИЛИ, четыре RS-триггера, генератор тактовых импульсов, распределитель импульсов, элемент 3-2И-НЕ, элемент

2-2И, два двоичных реверсивных счетчика, двоичный счетчик, три элемента сравнения, элемент 2-3И, элемент 2-2И-НЕ, три формирователя коротких импульсов, элемент22И-2ИЛИ и элемент 4И-НЕ, причем первый вход блока соединен с S-входом первого

RS-триггера и первым входом второго элемента ИЛИ, второй вход блока соединен с первыми входами первого, третьего, четвертого и пятого элементов ИЛИ, R-входами распределителя импульсов, первого и второго двоичных реверсивных счетчиков и двоичного счетчика, третий вход блока соединен с В-входами второго и третьего элементов сравнения, выход первого элемента

ИЛИ соединен с R-входом первого RS-триггера, выход второго элемента ИЛИ соединен с S-входом второго RS-триггера, выход третьего элемента ИЛИ соединен с R-входом второго RS-триггера, выход четвертого элемента ИЛИ соединен с R-входом третьего RS-триггера, выход пятого элемента ИЛИ

10 соединен с R-входом четвертого RS-триггера, выход элемента 4И-НЕ соединен с Sвходом четвертого RS-триггера, Q-выход первбго RS-триггера соединен с первым выходом блока и входом генератора тактовых элемента 2 — 2И-2ИЛИ, одиннадцатым выхо30 дом блока и третьим входом второго формироваетля коротких импульсов, 5-выход четвертого RS-триггера соединен с четвертым входом элемент 4И-НЕ и третьим и

35 шестым входами элемента 2-3И, выход генератора тактовых импульсов соединен с входом С распределителя импульсов, второй, третий и четвертый выходы распределителя импульсов соединены соответственно с вторым, четвертым и шестым

40 входами элемента 3-2И-НЕ, пятый выход распределителя импульсов соединен с вторым и четвертым входами элемента 2-2И, шестой выход распределителя коротких импульсов соединен с первым входом первого формирователя коротких импульсов, седьмой выход распределителя импульсов соединен с первым и третьим входами элемента 2-2И-2ИЛИ, восьмой выход,рас50 пределителя импульсов соединен с вторым выходом блока выбора адресов, девятый выход распределителя импульсов соединен с четвертым входом элемента 2-3И, десятый выход распределителя импульсов соединен с первым входом элемента 2-2И-НЕ, одиннадцатый выход распределителя импульсов соединен с вторым входом элемента 2 — ЗИ и третьим входом элемента 2-2И вЂ” Н Е, двенадцатый выход распределителя импульсов соединен с третьим входом элемента 4И-НЕ, импульсов, Q-выход второго RS-триггера соединен с первым, третьим и пятым входами элемента 3-2И-HE, Q-выход второго RSтриггера соединен с первым входом элемен20 та 4И-НЕ, Q-выход третьего RS-триггера соединен с первым входом элемента 2 — 2И, вторым входом элемента 2-2И вЂ” 2ИЛИ, третьим входом первого формирователя коротких импульсов и десятым выходом блока, 25 О-выход третьего RS-триггера соединен с вторым входом элемента 4И-WE, первым и пятым входами элемента 2-3И, Q-выход четвертого RS-триггера соединен с третьим входом элемента 2-2И, четвертым входом

31

1723559

32 первый выход элемента 3-2И-HE соединен с входом С двоичного счетчика, второй выход элемента 3-2И-WE соединен с входами

С первого и второго двоичных реверсивных счетчиков, третий выход элемента 3-2И-НЕ соединен с вторым входом третьего элемента ИЛИ и S-входом третьего RS-триггера, первый выход элемента 2-2И соединен с входом "-1" первого двоичного реверсивного счетчика. второй выход элемента 2-2И соединен с входом "+1" второго двоичного реверсивного счетчика, Q-выходы первого двоичного реверсивного счетчика соединены с А-входами первого элемента сравнения и двенадцатым выходом блока, Q-выходы второго двоичного реверсивного счетчика соединены с А-входами второго элемента сравнения и тринадцатым выходом блока, 0-выходы двоичного счетчика соединены с D-входами первого и второго двоичных реверсивных счетчиков, А-входами третьего элемента сравнения и девятым выходом блока, на В-вход первого элемента сравнения монтажным путем подан двоичный код 0...0, выход А = В первого элемента сравнения соединен с вторым входом первого формирователя коротких импульсов, выход первого формирователя коротких импульсов соединен с вторым входом четвертого элемента ИЛИ, выход А = В второго элемента сравнения соединен с вторым входом второго формирователя коротких импульсов, вторым и четвертым входами элемента 2-2И-НЕ, выход второго формирователя коротких импульсов соединен с вторыми входами второго и.пятого элементов ИЛИ, а первый вход формирователя коротких импульсов соединен с одиннадцатым выходом распределителя импульсов, выход А > В третьего элемента сравнения . соединен с вторым входом третьего формирователя коротких импульсов, первый вход третьего формирователя коротких импульсов соединен с третьим выходом распределителя импульсов, выход третьего формирователя коротких импульсов соединен с вторым входом первого элемента ИЛИ и восьмым выходом блока, выход элемента

2-2И-2ИЛИ соединен с третьим выходом блока, первый и второй выходы элемента

2-3И соединены соответственно с четвертым и пятым выходами блока, первый.и второй выходы элемента 2 — 2И-HE соединены соответственно с шестым и седьмым выходами блока.

5. Измеритель по п,1, о тл и ч а ю щ и йс я тем, что блок вычисления функции содержит умножитель/сумматор, накапливающий сумматор, арифметическо-логическое устройство, группу элементов 2И, группу элементов 2И-НЕ, группу элементов ИЛИ, элемент ИЛИ, двоичный счетчик, регистр памяти и элемент НЕ, причем первый вход блока соединен с входами Х умножите5 ля/сумматора, второй вход блока соединен с входом С накапливающего сумматора, третий вход блока соединен с входом элемента НЕ, четвертый вход блока соединен с входом С двоичного счетчика, пятый вход

10 блока соединен с вторым входом элемента

ИЛИ, шестой вход блока соединен с входом

С регистра памяти, седьмпй вход блока соединен с вторым R-входом регистра памяти, выход двоичного счетчика соединен с Y-вхо15 дом умножителя/сумматора, входы So, S>, 82, Яз, М арифметическо-логического устройства соединены монтажным путем на операцию вычитания, выход умножителя/сумматора соединен с входом А накап20 ливающего сумматора, выход накапливающего сумматора соединен с входами А арифметическо-логического устройства и Dрегистра памяти, выход элемента Н Е соединен с первым входом элемента ИЛИ, 25 первым входом R накапливающего сумматора и первым R-входом регистра памяти, выход элемента ИЛИ соединен с R-входом двоичного счетчика и вторым входом R накапливающего сумматора, выход регистра

30 памяти соединен с входами В арифметическо-логического устройства, выход С4 арифметическо-логического устройства соединен с входом С„ арифметическо-логического устройства и первыми входами групп

35 элементов 2И и 2И-НЕ, выход F арифметическо-логического устройства соединен с вторыми входами групп элементов 2И и 2ИНЕ, выходы группы элементов 2И соединены с первым входами группы элементов

40 ИЛИ, выходы группы элементов 2И-НЕ соединены с вторыми входами группы элементов ИЛИ, выходы группы элементов ИЛИ соединены с шиной выхода блока. б. Измеритель по п.1, о т л и ч а ю щ и й45 с я тем, что блок хранения информации содержит первый и второй регистры памяти, элемент сравнения, элемент 2-2И2ИЛИ, оперативное запоминающее устройство и элемент И, причем первый

50 вход блока соединен с D-входами первого регистра памяти и первыми входами элемента 2-2И-2ИЛИ, второй вход блока соединен с первым входом элемента И и

Nl-входом оперативного запоминающего

55 устройства, третий вход блока соединен с входом Ro первого регистра памяти и входом Rg второго регистра памяти, четвертый вход блока соединен с 0-входами второго регистра памяти и оперативного запоминающего устройства и входом А элемента

ЗЗ

1723559

34 л р.

Cue..1 сравнения, пятый вход блока соединен с вторыми входами элемента 2-2И-2ИЛИ, шестой вход блока соединен с третьими входами элемента 2-2И-2ИЛИ. седьмой вход блока соединен с четвертыми входами элемента 2-2И-2ИЛИ. выход элемента И соединен с входами С первого и второго регистров памяти, выход первого регистра памяти соединен с первым выходом блока, выход второго регистра памяти соединен с входом В элемента сравнения и вторым выходом блока, выход А < В элемента сравнения соединен с вторым входом элемента И, выход элемента 2-2И-2ИЛИ соединен с входом А оперативного запоминающего устройства, выход оперативного запоминающего устройства соединен с третьим выходом блока, 7. Измеритель по п,1, о т л и ч а ю щ и йс я тем. что блок синхронизации содержит

RS-триггер, генератор тактовых импульсов, элемент ИЛИ-НЕ, двоичный счетчик, элемент сравнения, формирователь коротких импульсов и элемент ИЛИ, причем первый вход блока соединен с S-входом RS-триггера и первым входом элемента ИЛИ, второй вход блока соединен с R-входом RS-тригге5 ра и первым входом элемента ИЛИ-НЕ, третий вход блока соединен с входом В элемента сравнения, выход Q RS-три гера соединен с входом генератора тактовых импульсов и третьим выходом блока, выход

10 генератора тактовых импульсов соединен с входом С двоичного счетчика и четвертым выходом блока, выход двоичного счетчика соединен с входом А элемента сравнения и первйм выходом блока, выход А > В злемен15 та сравнения соединен с входом.формирователя коротких импульсов, выход формирователя коротких импульсов соединен с вторыми входами элементов ИЛИ и

ИЛИ-НЕ, выход элемента ИЛИ-HE соеди20 нен с R-входом двоичного счетчика, выход элемента ИЛИ соединен с вторым выходом блока.

1723559

1723559

Г

7

И

8 и

f2 (3 !

1723559 с:, I

Ь

1723559

1723559

Фиг. 8

1723559

1723559

1723559 е

3

1723559

1723559. 42ua;б

1723559

Составитель Г.Пономарев

Редактор Т.Орловская Техред М.Моргентал Корректор M.Äåì÷èê

Заказ 1064 Тираж Подписное

ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР

113035, Москва, Ж-35, Раушская наб., 4/5

Производственно-издательский комбинат "Патент". r, Ужгород, ул.Гагарина. 101