Устройство для функционального контроля интегральных схем

 

Изобретение относится к области вычислительной и контрольно-измерительной техники и может быть использовано для функционального контроля интегральных схем, больших интегральных схем, микропроцессорных комплектов и цифровых узлов на их основе. Целью изобретения является повышение достоверности функционирования . С этой целью в устройство, содержащее блок памяти тестов, блок памяти сигналов, регистр начального адреса, регистр конечного адреса, генератор импульсов, первый блок сравнения, блок задания режима контроля и анализа откликов, блок счетчиков адреса, блок синхронизации , счетчик циклов-, введены второй блок сравнения, блок управляемых источников питания, многоканальный блок фиксации режима и блок регистров. 4 з.п. ф-лы, 11 ил.

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК (я)л G 06 F 15/46

ГОСУДАРСТВЕННЫЙ КОМИТЕТ

ПО ИЗОБРЕТЕНИЯМ И ОТКРЫТИЯМ

ПРИ ГКНТ СССР ф1

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ (21) 4385104/24 (22) 29.02.88 (46) 30.05.92. Бюл. N. 20 (72)Л.Н.Кондратьев, А.Л.Овчинников, B.È.Áåçроднов, С.Г.Поваренкин и Е,С.Щупаков (53) 681.32(088,8) (56) Авторское свидетельство СССР

N 802970, кл. G 06 F 15/46, G 01 R 31/28, 1981.

Авторское свидетельство СССР

¹ 1264741, кл. G 05 В 23/02, 1986 (54) УСТРОЙСТВО ДЛЯ ФУНКЦИОНАЛЬНОГО КОНТРОЛЯ ИНТЕГРАЛЬНЫХ СХЕМ (57) Изобретение относится к области вычислительной и контрольно-измерительной техники и может быть использовано для

Изобретение относится к области вычислительной и контрольно-измерительной техники и может быть. использовано для функционального контроля интегральных схем (ИС), больших интегральных схем (БИС), микропроцессорных комплектов (МПК) и цифровых узлов на их основе.

Целью изобретения является повыше-. ние достоверности функционирования устройства.

На фиг. 1 представлена структурная схема устройства; на фиг. 2 — схема второго блока сравнения; на фиг. 3 — структурные схемы блока управляемых источников питания и источника питании, no » . w i ру турная схема многоканального блока фиксации режима; на фиг. 5 — пример выполнения блока памяти сигналов; на фиг. 6— пример выполнения блока счетчиков адреса; на фиг, 7 — пример выполнения блока памяти тестов; на фиг Я вЂ” структурная схема счетчика циклов; на фиг, 9 — пример выпол<и> 5U nп 1 737465 Al функционального контроля интегральных схем, больших интегральных схем, микропроцессорных комплектов и цифровых узлов на их основе. Целью изобретения является повышение достоверности функционирования. С этой целью в устройство, содержащее блок памяти тестов, блок памяти сигналов, регистр начального адреса, регистр конечного адреса, генератор импульсов, первый блок сравнения, блок задания режима контроля и анализа откликов, блок счетчиков адреса, блок синхронизации, счетчик циклов, введены второй блок сравнения, блок управляемых источников питания, многоканальный блок фиксации режима и блок регистров. 4 з,п. ф-лы, 11 ил. нения блока синхронизации; на фиг. 10— пример выполнения блока задания режима контроля и анализа откликов; на фиг. 11— временная диаграмма функционирования устройства.

Устройство для функционального контроля интегральных схем (фиг. 1) содержит блок 1 памяти тестов, регистр 2 начального адреса, регистр 3 конечного адреса, счетчик

4 циклов, генератор 5 импульсов, блок б синхронизации, первый блок 7 сравнения, блок 8 задания режима контроля и анализа откликов, блок 9 счетчиков адреса, блок 10 памяти сигналов, блок 11 управляемых источников питания, многоканальный блок 12 фиксации режима, второй блок 13 сравнения, блок 14 регистров, контролируемую интегральную схему — обьект 15 контроля, Второй блок 13 сравнения (фиг. 2) содержит группу 16 элементов ИСКЛЮЧАЮЩЕЕ ИЛИ, группу 17 мультиплексоров, группу 18 элементов И.

1737465

55ЛА4, элемент НЕ 40 типа 155ЛН1, тригеры 38, 39 типа 531ТМ2. B блоке 10 шинные ормирователи 42, 43 реализованы на злеентах типа 589АП16, в элементах 44 памяи использованы микросхемы типа 155РУ5, риггеры 45 типа 155ТМ2, Блок 9 счетчиков дреса реализован на счетчиках 46 типа

155ИЕ7. В блоке 1 использованы элементы

7 памяти типа 155РУ5 и мультиплексоры 48 ипа 531КП2, В счетчике 4 циклов мультиплексор выполнен на элементах типа

155КП1, регистр 50 типа 155ИР13, счетчик

51 типа 155ИЕ7. В блоке 6 синхронизации регистры 52, 54 реализованы на элементах типа 155ИР13 и 155ИР1, мультиплексор 53 на элементах 531КП7, элемент 2И вЂ” MRM 55 типа 531ЛР11, элементы 56, 57, 58, 59 — типа

531ЛАЗ, В блоке 8 использованы дешифратор команд КАМАК 60, микросхемы типа

556РТ5 с соответствующей прошивкой команд, элементы 2И вЂ” НЕ 61 типа 155ЛА8, интерфейс КАМАК с контроллером 62 типа

К106А, В регистрах 2 и 3 начального и конечного адреса использованы элементы типа

155И Р13. В генераторе 5 импул ьсов испол ьзованы генератор типа 531ГГ1, стабилизированный кварцевым резонатором, счетчик типа 155ИЕ7 с соответствующими схемами управления. Первый блок 7 сравнения выполнен на элементах типа 155ЛП5 и

155ЛА2. Блок14 регистров выполнен на элементах типа 531ТМ8.

Второй блок 13 сравнения предназначен для подключения необходимых каналов с целью занесения информации в блок 1 памяти и для осуществления операции сравнения между эталонной и поступающей информацией. Коммутация требуемых каналов осуществляется сигналами режима, поступающими от блока 12 на адресный вход мультиплексора 17 и второй вход элемента

18 каждого канала. Таким образом, в зависимости от режима управления блок 13 сравнения передает информацию в блок 1 памяти либо от блока 8 в режиме начальной загрузки, либо от блока 10 в рабочем режиме. В последнем случае в зависимости от сигнала на втором входе элемента 18 каждого канала может быть осуществлена передача информации непосредственно (без изменения) либо после сравнения информации, поступающей от блока 10, с эталонной, хранимой в блоке 14 регистров.

Блок 11 предназначен для подачи требуемых питающих напряжений на объект 15 контроля и защиты устройства функционального контроля при неисправности объекта 15 контроля. Широкий диапазон питающих напряжений и токов срабатывания, задаваемых ЦАП 29 и 33, позволяет

Блок 11 управляемых источников пита- 1 ния (фиг. 3) содержит источники 19 питания, r элемент И 20, первый элемент ИЛИ 21, вто- ф рой элемент ИЛИ 22, ждущий мультивибра- м тор 23, третий элемент ИЛИ 24, регистр 25 т ошибки. 5 т

Источник 19 питания (фиг, 3) содержит а элемент ИЛИ 26, первый элемент 27 сравнения, управляемый стабилизатор 28, пер- 4 вый цифроаналоговый преобразователь т (ЦАП) 29, второй элемент 30 сравнения, ре- 10 гистр 31 кода, триггер 32, второй ЦАП 33, Многоканальный блок 12 фиксации режима (фиг. 4) содержит в каждом канале контроля регистр 34 режима, элемент 2И—

НЕ 35, первый элемент 2И 36, элемент ЗИ 15

37, первый и второй 0-триггеры 38 и 39, элемент НЕ 40, второй элемент 2И 41.

Блок 10 памяти сигналов (фиг, 5) содержит группу шинных формирователей 42, 43, группу44элементов памяти, группу45триг- 20 геров, Блок 9 счетчиков адреса (фиг, 6) содержит группу 46 счетчиков.

Блок 1 памяти (фиг. 7) тестов содержит группу оперативных запоминающих узлов 25

47 и мультиплексоров 48, Счетчик 4 циклов (фиг. 8) содержит мультиплексор 49, регистр 50 и счетчик 51.

Блок 6 синхронизации (фиг. 9) содержит в каждом канале контроля регистр 52 сдви- 30 га, мультиплексор 53, регистр 54, элемент

2И вЂ” ИЛИ 55, элемент НЕ 56, элемент 2И 57, два элемента 2И вЂ” НЕ 58 и 59.

Блок 8 задания режима контроля и анализа откликов (фиг. 10) содержит группу 60 35 дешифраторов команд, группу 61 элементов

2И вЂ” НЕ с открытым коллектором, блок 62, содержащий интерфейс КАМАК и контроллер крейта, обеспечивающий связь отдельных модулей 63 КАМАК с ЭВМ 64. ЭВМ 64 40 является средством для задания режимов контроля и анализа откликов.

Во втором блоке 13 сравнения исполь-. зованы элементы ИСКЛЮЧАЮЩЕЕ ИЛИ 16 и типа 155ЛП5, мультиплексоры 17 типа 45

155КП2, элементы 2И типа 155ЛИ1. В блоке

11 использованы элементы И типа 155ЛИ1, элементы 2 ИЛИ 21 и 26 типа 155ЛЛ1, элементы 4 ИЛИ 22, 24 типа 155ЛЛ1, регистры

25, 31 типа 155ИР13, триггеры 32 типа 50

155ТМ2, ждущий мультивибратор 23 типа

155АГ1, элементы сравнения 27, 30 типа

521САЗ, ЦАП 29, 33 типа 572ПА1. B управляемом стабилизаторе. 28 использованы транзисторы типа КТ315, КТ814, КТ815, 55

КТ818, КТ819, дифференциальный усилитель 553УД1. В блоке 12 использованы регистр 34 режима типа 155ТМ8, элементы 35, 36, 41, 37 соответственно типа 155ЛАЗ и

1737465 выполнять функциональный контроль при различных условиях испытаний интегральных схем разных типов с и источниками 19 питания. Запись неисправности в регистр

25 ошибки позволяет обнаружить причину неисправности и отключить устройство от неисправного объекта 15 контроля, тем самым повысить надежность контроля. Повышению надежности контроля способствует

10 также возможность включения источников

19 питания в требуемой последовательности управляющими сигналами от блока 8, поступающими на третий элемент ИЛИ 24 и осуществляющими управление источниками 19 питания, При подаче сигнала от блока

8 на управляющий вход блока 11 и с информационного выхода блока 8 кодов напряжения и тока срабатывания на вход данных одного из п источников 19 питания в регистр

31 заносится информация, которая поступа20 ет на входы ЦАП 29 и 33, одновременно триггер 32 устанавливается в состояние "1", разрешая включение управляемого стабилизатора 28. Для предотвращения ложного

25 срабатывания блока 11 служит третий элемент ИЛИ 24 и ждущий мультивибратор 23, блокирующий элемент 20 на время, равное установке выходного напряжения управляемого стабилизатора 28. При превышении тока потребления объектом 15 контроля или повышении напряжения на выходе блока 11

30 на выходе элементов сравнения 27 или 30 появляется сигнал "1", который формирует пись в регистр 25 ошибки кода несоответствия и через элемент 21 сбрасывает триггеры 32 и регистры кода 31 всех п каналов источников 19 питания, что приводит к отключению питающего напряжения от объекта 15 контроля. Управляемый стабилизатор 28 реализован по стандартной схе40 ме компенсационного стабилизатора, на базу управляемого силового транзистора поступает сигнал от ЦАП 29, который устанавливает необходимое выходное напряжение.

Последовательно с регулирующим транзистором в выходной цепи установлен измери45 тельный резистор, сигнал с которого усиливается с помощью дифференциального усилителя и поступае. на первый вход эле50 мента 30 сравнения, на второй вход которого поступает сигнал от ЦАП 33, определяя таким образом предельное значение допустимого тока, при котором произойдет отключение блока 11 от объекта 15 контроля.

Многоканальный блок 12 фиксации режима (фиг. 4) предназначен для выбора режима работы устройства, осуществления взаимной синхронизации отдельных блоков на выходе элемента 20 сигнал "Авария", передний фронт которого осуществляет за- 35 устройства по началу и концу цикла, отключения выводов устройства от объекта 15 контроля при аварии и окончании тестирования. Регистр 34 режима предназначен для хранения кода режима работы устройства. Информация в него заносится из блока 8, В устройстве возможны следующие режимы работы: младший разряд регистра 34 режима — "0" — запись всех данных;

"1" — запись входных данных;

2 разряд — "1" — анализ данных со сравнением;

"0" — без сравнения;

3 разряд — . "0" — работа от ЭВМ;

"1" — рабочий режим с объектом контроля;

4 разряд — "0" — непрерывный цикл работы;

"1" — заданное количество.циклов.

Таким образом; младший разряд регистра 34 осуществляет выбор режима записи, причем при "0" на выходе элемента 35 постоянный сигнал "1", который разрешает прохождение стробирующих импульсов от блока 6 синхронизации на вход записи оперативных запоминающих узлов 47 соответствующих каналов, записывая в ОЗУ как тест, передаваемый в объект контроля, так и отклик с объекта 15 контроля. Элемент 36 предназначен для разрешения или запрета прохождения теста через шинный формирователь 43 блока 10 на вход блока 1 памяти.

Второй разряд регистра 34 блока 12 осуществляет выбор данных, предназначенных для занесения в блок 1 памяти. Сигнал "1" разрешает сравнение теста, записанного в блоке 14 регистров, с поступающей информацией либо с информационного выхода блока 8, либо от блока 10, Третий разряд регистра 34 определяет рабочий или вспомогательный режим работы устройства, В первом случае сигнал "1" разрешает прохождение тактовых сигналов в блоке 6 синхронизации, подключает к блоку 13 сравнения информационные сигналы с первого выхода блока 10, подключает стробирующие сигналы от блока 6 синхронизации ко входу блока 1 памяти. Во втором случае при сигнале "0" устройство работает от Э ВМ 64, осуществляя через блок 8 управление устройством (задание режима контроля и анализа откликов). B этом режиме заносят тест в блок 1 и блок 10, считывают записанную информацию в ЭВМ 64 (блок 8), а также подготавливают устройство к работе. Чет1737465 вертый разряд регистра 34 определяет циклический режим работы устройства, при сигнале "0" осуществляется непрерывная работа устройства, что позволяет проводить визуальные наблюдения сигналов на выводах объекта контроля. При этом триггер 38 остается в начальном состоянии, поэтому сигнал "Останов" не поступает к блоку 10, генератору 5 импульсов и устройство функционирует непрерывно. При сигнале "1" на четвертом выходе регистра 34 и поступлении сигналов "Конец цикла" от блока 7 сравнения и "Конец теста" от счетчика 4 циклов с привязкой к индивидуальному тактовому сигналу каждого канала происходит запись

"1" в D-триггеры 38, 39 и останов устройства. Прекращение передачи или приема информации от объекта контроля происходит лишь после окончания тактового периода по каждому каналу индивидуально, D-триггер

39 предназначен для осуществления записи начального адреса в блок 9.счетчиков адреса в начале каждого цикла индивидуально по каждому каналу.

Блок 10 памяти сигналов (фиг. 5) предназначен для коммутации выводов контролируемой ИС 15, подачи на нее тестовых воздействий и приема откликов, Коммутация каждого канала осуществляется шинными формирователями 42, которые управляются на каждом шаге теста сигналами выбора режима коммутации с элементов 44 памяти, которые хранят код направления передачи информации в соответствии с загружаемым по информационному входу тестом контроля от блока 8. Код ввода-вывода (КВВ) с элементов 44 памяти фиксируется в триггерах 45 каждого канала, выходы которых управляют шинным формирователем 42, либо отключая его, т,е, переводя в третье состояние, либо переводя данные с блока 14 регистров к объекту 15 контроля. Шинный формирователь 43 каждого канала предназначен для передачи информации от объекта 15 контроля во второй блок 13 сравнения или отключения информационного входа шинного формирователя 43 от объекта 15 контроля под действием управляющих сигналов, поступающих с блока 12. При указанном включении шинных формирователей 42, 43 возможен режим оперативного контроля передаваемой в объект 15 контроля тестовой информации.

Блок 9 счетчиков адреса (фиг. 6) служит для организации последовательности чисел на адресных шинах блока 1 памяти, первого блока 7 сравнения и блока 10. Выходы счетчиков 46 соединены также с информационным входом блока 8, что позволяет контролировать правильность занесения последовательности чисел в счетчики 46 (адреса). Занесение начального адреса в счетчики 46 (адреса) каждого канала происходит сигналом "0", поступающим либо от блока 6 синхронизации, либо управляющим сигна5 лом от блока 8, объединенных в счетчике 46 адреса по ИЛИ, Начальный адрес заносится в счетчики 46 с регистра 2. Тактовые сигналы поступают на инкрементный вход счетчиков 46 от блока 6 синхронизации, 10 Блок 1 (фиг. 7) предназначен для хранения контрольных тестов (входных воздействий или эталонов) объекта 15 контроля по каждому каналу, для записи и хранения откликов (результата сравнения) интегральной

15 схемы 15 по каждому выводу. Выбор режима узлов 47 при тестировании (запись или считывание) происходит по стробирующим сигналам, устанавливаемым на информационных входах мультиплексора 48 каждого канала, 20 поступающим от блока 6 синхронизации или от блока 8. В последнем случае при выборе режима работы от ЭВМ 64 от блока 12 поступает сигнал на адресный вход мультиплексора 48 и производится предварительное

25 занесение теста в узел 47 либо считывание в

ЭВМ информации о результатетестирования, При любом режиме работы блока 1 информация поступает на входданных узла 47 каждого канала от блока 13 сравнения, а на адресные

30 входы поступает последовательность чисел от блока 9 счетчиков адреса.

Счетчик 4 циклов (фиг. 8) предназначен для хранения числа циклов тестирования и организации тестирования в течение этих

35 циклов. При этом отсчет циклов происходит от сигнала, поступающего с любого канала блока 7 сравнения, выбранного предварительно мультиплексором 49. Адрес требуемого канала на мультиплексор 49 поступает от

40 регистра 50, информация в который заносится управляющим сигналом, поступающим от блока 8. Количество циклов записывается в счетчик 51 командой из блока 8, При достижении счетчиком 51 требуемого количества цик45 лов на его входе устанавливается сигнал "1", Блок 6 синхронизации (фиг. 9) предназначен для организации различных условий синхронизации объекта 15 путем осуществления различных задержек тактовых сигна50 лов по каждому каналу, подачи тактовых сигналов на входы блока 12, блока 9 счетчиков адреса и стробирующих на входы блока

1, блока 14 регистров, блока 10, Необходимая задержка осуществляется по каждому

55 каналу индивидуально, причем код задержки заносится в регистр 52 сдвига, код адреса — в регистр 54, Этот код поступает на адресный вход мультиплексора 53 и определяет тактовый период каждого канала. Выход мультиплексора 53 каждого канала соеди1737465

5

15

55 нен с информационным входом блока 8 и предназначен для контроля правильности формирования задержки. Три дополнительных выхода регистра 52 сдвига предназначены для осуществления синхронных переключений счетчика 9 адреса, блока 1, блока 12, блока 14 регистров, блока 10 с учетом их взаимных задержек. Элементы

55; 56 предназначены для автоматического переключения блока 6 синхронизации по окончании тестирования в режим управления от блока 8, Элементы 57, 58 предназначены для формирования импульса параллельной записи и инкремента счетчика 46 блока 9 счетчиков адреса. Элемент 59 предназначен для формирования сигнала записи в узел 47 блока памяти 1.

- Блок 8 задания режима контроля и анализа откликов (фиг. 10) предназначен для согласования сигналов, подаваемых или принимаемых ЭВМ 64 с шины КАМАК. Крейт в стандарте КАМАК представляет завершенную конструкцию, в которой возможно размещение 23 самостоятельных модулей, каждый из которых имеет дешифратор 60 команд с индивидуальной шиной N(i) (i — от

1 до 23) и.логические элементы 2И вЂ” НЕ 61 с открытым коллектором. Команда или данные, поданные от ЭВМ 64, преобразуются в контроллере 63 и поступают на конкретный модуль по шине КАМАК 62.

Регистры 2 и 3 начального и конечного адреса предназначены для хранения кодов адресов по каждому контролируемому каналу и имеют разрядность, равную разрядности счетчиков 46 блока 9 счетчиков адреса, Блок 14 регистров предназначен для хранения тестов и имеет разрядность, равную количеству выводов интегральных схем.

Первый блок 7 сравнения предназначен для сравнения текущего значения счетчика

46 блока 9 счетчиков адреса с конечным значением, записанным в регистре 3 конечного адреса, и при равенстве двух значений — выдачи в счетчик 4 циклов и блок 12 положительного импульса.

Генератор 5 импульсов предназначен для генерации тактовых сигналов с заданной частотой от внутреннего генератора. Установка требуемой частоты происходит в режиме работы от ЭЬМ 64. Сигнал "Оста нов" выполняет запрет подачи тактовых импульсов в блок 6 синхронизации, причем останов системы осуществляется от сигнала, имеющего максимальную задержку, Начало подачи тактовых импульсов осуществляется после подготовки устройства к работе путем подачи управляющей команды с блока 8.

Устройство имеет следующие режимы работы, Первый режим — автоматическая одноразовая проверка объекта контроля (ОК) с заданной частотой, программным запуском от ЭВМ 64, начало тестирования, с различными заданными значениями времени задержки входных сигналов и моментов регистрации отклика ИС относительно друг друга, с фиксацией результата в блоке 1. В этом режиме возможны следующие операции: контроль откликов, поступающих с выходов ИС, выполняется путем занесения данных с выходов ИС в блок 1 и последующим программным. анализом правильности работы ИС либо сравнением отклика с эталоном, записанным в блок 1 предварительно, и занесением результата в блок 1 и программным анализом результата сравнения на "0". Совмещенный контроль всей тестовой информации как передаваемой в ИС. так и принимаемой от нее. В этом случае вс;. информация, подаваемая и принимаемая повторно записывается в блок 1, дальней ший анализ производится программно, При этом возможно сравнение подаваемой принимаемой информации с эталоном. предварительно записанным в блок 1. Е этом случае упрощается анализ результат: контроля и возможна локализация ошибок как по входным выводам ИС, так и по выходным.

Второй режим — автоматическая много-разовая проверка ИС путем зацикливания любого участка тестового массива информации с заданной частотой подачи тестов, с программным запуском от ЭВМ 64 начала тестирования, с различными заданным-i значениями времени задержки входных сигналов и моментов регистрации отклика ИС относительно друг друга с фиксацией результатов последней проверки в блоке па мяти. В этом режиме,,как и в предыдущем, возможны перечисленные операции.

Приведенные режимы позволяют вь полнить как контроль выводов ОК, так и данных от ОК. Последний является типовым функциональным контролем и контролирует выходные отклики от контролируемой ИС, Контроль выводов производится путем подачи тестов на входные выводы контролируемой ИС, сравнением данных, присутствующих на выводах ОК, с данными, предварительно записанными в память, и записью результатов сравнения в память по тому же адресу. Необходимость этого вызвана большим количеством ошибок, обусловленных так называемыми константными неисправностями ИС, ввиду того, что выво1737465 ды ИС замкнуты с шиной питания или с землей.

Контроль данных выполняется путем сравнения данных, записанных в памяти устройства и поступающих от ОК, и занесением результатов в память. В этом случае упрощается программный анализ результата контроля.

Таким образом, в устройстве повышается достоверность контроля, Укрупненный алгоритм подготовки устройства к работе и анализ результата следующий.

1. Начальная установка. По команде от

ЭВМ 64 блок 8 производит начальную установку устройства. Дешифратор 60 блока 8 подает команду сброса "R" на управляющие входы генератора 5 импульсов (происходит останов системы), блок 11 выполняет отключение управляемых стабилизаторов 28 и обнуление регистра 31 кода и регистра 25 ошибки, блок 12 обнуляет регистр 34 режима и триггер 38,устанавливает триггер 39 в

"1".

2. Запись начального и конечного адреса, По команде от ЭВМ 64 блок 8 формирует управляющую команду (функцию F1 ... F16 и субадрес А1...А8) на определенный модуль

N1...N23 и одновременно передает по магистрали КАМАК (W1... W24) код начального и конечного адреса, который заносится в регистры 2, 3, Затем осуществляется запись кодов по следующему выводу и т.д, по всем выводам контролируемой ИС. По этой команде, но с известной задержкой заносятся данные в счетчики 46 блока 9 счетчиков адреса, 3, Занесение теста. По управляющей команде от блока 8 в блок 1 и блок 10 по установленному адресу блока 9 счетчиков адреса заносится тестовая информация по каждому каналу, причем в блок 1 информация с информационного выхода блока 8 поступает через мультиплексор 17 и элемент

ИСКЛЮЧАЮЩЕЕ ИЛИ 16 блока 13 сравнения, Операция записи тестовой информации повторяется по каждому выводу контролируемой ИС.

Увеличение начального адреса на 1, Повторение пунктов 2, 3, Количество повторений зависит от используемой памяти или необходимого количества тестов, Причем по каждому адресу по управляющей команде от блока 8 выполняется операция чтения записанных данных и адреса, которая поступает через информационные входы блока 8 с ЭВМ 64, где поступившие данные сравниваются с ранее записанной. Процесс прекращается после записи тестов в конечный адрес по каждому выводу контролируемой ИС. Если тест по какому-либо выводу однотипный, например тактовый или синхронизирующий сигнал, то по этому выводу достаточно записать тест лишь в несколько

5 адресов, в которых тест различен, а в дальнейшем режим работы по данному выводу установить непрерывный. Таким образом, можно сократить процесс подготовки устройства к работе.

10 4. Установка частоты и циклов. От ЭВМ

64 из блока 8 поступает команда на управляющий вход генератора 5 импульсов и счетчика 4 циклов, одновременно информация, определяющая номер вывода, по кото15 рому производится отсчет количества циклов, заносится в регистр 50. Счет циклов и останов системы выполняются от канала, имеющего максимальную задержку относительно других каналов. Таким образом, по

20 данной управляющей команде, поступающей от блока 8, записывается код делителя частоты в генераторе 5 импульсов, код выбранного канала в регистр 50 и код количества циклов повторения в счетчик 51

25 счетчика 4 циклов.

5. Установка задержки и режима работы. От ЭВМ 64 из блока 8 поступает управляющая команда и с информационного выхода блока 8 данные поступают в блок 6

30 синхронизации и блок 12. B блок 6 синхронизации записывается информация кода задержки (регистр 52) и кода адреса (регистр

54), определяя тем самым начальную задержку подачи и приема тестовой информации

35 и ее тактовый период, В блок 12 заносится информация, определяющая режим работы каждого вывода, в общем случае она может быть различной, например может быть установлен режим непрерывный по одному или

40 нескольким выводам, а по остальным выводам однократный.

Тактовый период в блоке 6 синхронизации также может быть установлен различным для различных выводов, 45 6. Включение блока 11. По командам от

ЭВМ 64, поступающим из блока 8, коды напряжения и токов срабатывания заносятся в регистры 31 блока 11 в очередности, определенной в технических условиях на прове50 ряемую микросхему. После включения блока 11 выполняется операция считывания информации, записанной в регистре 25 ошибки, Отсутствие информации указывает на правильность установленных напряже55 ний и отсутствие неисправности по питанию в контролируемой ИС.

7. Пуск. Пуск устройства осуществляется по управляющей команде от ЭВМ 64, которая поступает из блока 8 на управляющий вход генератора 5 импульсов, разре13

5

15

25

35

45

55 шая поступление импульсов на тактовый вход блока 6 синхронизации, По завершении тестирования блок 12 производит отключение блока 10 от контролируемой ИС и запрещает прохождениетактовых импульсов от генератора 5 импульсов.

8. Считывание данных. Считывание данных из блока 1 и блока 10 выполняется путем занесения начального и конечного адреса в регистры 2 и 3 начального и конечного адреса. Затем от ЭВМ 64 (из блока 8) поступает команда чтения, которая открывает элементы 2И вЂ” НЕ 61 блока 8, и данные из блока 1 и блока 10 по магистрали КАМАК

62 через контроллер 63 поступают в ЭВМ

64. Данные в ЭВМ 64 считываются по каждому контролируемому выводу и по всем адресам от начального до конечного.

Таким обоазом, в памяти ЭВМ 64 создается массив откликов, который анализируется в зависимости от установленного в регистре 34 блока 12.

Отклики по каждому выводу сравниваются с тестовым массивом эталонов, предварительно занесен ых в память ЭВМ 64, При этом в результате сравнения может быть выявлена как неисправность аппаратных средств, так и неисправность контролируемого устройства, Ошибка аппаратных средств обнаруживается, если тест, предназначенный для передачи в объект контроля, по окончании рабочего режима оказывается искаженным.

По окончании анализа тестирование объекта контроля может быть продолжено либо завершено. Если необходимо продолжить, то необходимо повторить пункты 2...8, исключая 6, так как блок 11 в течение всего времени тестирования должен быть включен. По окончании тестирования выполняется пункт 1 и происходит отключение блока

10 и выключение блока 11.

На фиг, 11 приведена временная диаграмма функционирования устройства. На диаграмме "1" показан выход тактовых сигналов с генератора 5 импульсов, На диаграммах "2", "3", "4" изображены выходы 16, 17, 18-го регистра 52 блока 6 синхронизации, на диаграмме "5" — сигнал с выхода счетчика 4 циклов, на диаграмме "6" — сигнал с выхода первого блока 7 сравнения, на диаграммах "7", "8" — соответственно сигналы с выходов элементов 57, 58 блока 6 синхронизации, на диаграмме "9" — выход блока 9 счетчиков адреса, на диаграмме "10" — выход блока 14 регистров.

На диаграмме "11" представлены сигналы на выходе триггера 45 блока 10, на диаграмме "12" — сигналы на выходе элемента

59 блока 6 синхронизации. предназначенные для записи теста в блок 1, на диаграмме

"13" — сигнал "Авария" с выхода блока 11, на диаг рамме "14" — вход-выход устройства.

На диаграммах "15", "16" показаны соответственно сигналы пуска и начальной установки, поступающие с выхода блока 8, После подготовки устройства к работе выполняется операция "Нач. установка" (диагр, "16"), затем устанавливается в необходимое состояние блок 11 и на блок 12 от

Э ВМ 64 из блока 8, подается команда "Пуск" (диаг. "15"). По этому сигналу от генератора

5 импульсов начинают поступать тактовые сигналы в блок 6 синхронизации (диаг. "1") и через некоторое время, определенное кодом, с выхода регистра 52 начинают поступать импульсы с заданным сдвигом. Так, первый из них (диаг. "2") осуществляет параллельную запись (диаг. "7") в счетчики 46 блока 9 счетчиков адреса, второй (диаг. "8") осуществляет инкремент того же счетчика, Таким образом, первый импульс заносит начальный адрес, а начиная с второго импульса, осуществляется увеличение адресов счетчиков 46 блока 9 счетчиков адреса. Через время, определенное задержками в счетчиках 46 блока 9 счетчиков адреса и элементами 44 и узлами 47 блока 10 и блока

1 соответственно, в триггер 45 блока 10 заносится значение о направлейии передачи сигналов ("диаг. "11"), а в блок 14 регистров — значение тестов (диаг. "10"), и данные, занесенные в этот регистр, начинают поступать на объект 15 контроля, либо с объекта контроля заносятся по стробу (диаг, "4") в блок 1. Если в произвольный момент времени происходит нарушение в блоке 11 и вырабатывается сигнал "Авария" (диаг. "13"), происходит запрет тактовых импульсов в генераторе 5 сигналов, отключение блока 10 (переход шинных формирователей 42, 43 в третье состояние) (диаг, "14") и аварийное переключение блока 12, После устранения причин, вызвавших неисправность установки необходимых кодов, в отдельные блоки устройства может быть подана команда

"Пуск" (диаг. "15") и тестирование продолжено. На фиг. 11 в качестве примера показан однократный цикл контроля, в котором останов устройства выполняется от приведенного на диаг. "6" канала, По достижении конечного адреса на выходе блока 7 сравнения появляется сигнал "1" (диаг, "6"), передний фронт которого устанавливает на выходе счетчика 4 циклов сигнал "1", устанавливая, тем самым, блок 12 в режим параллельной записи. Первый приходящий импульс (диаг. "2") осуществляет параллель.ную запись кода начального адреса в блок 9

1737465 счетчиков адреса (диаг. "9"), второй импульс тестов и управляющему входу второго блока (диаг. "3") сбрасывает триггер 45 блока 10, сравнения, входам останова блока памяти переводит шинные формирователи 42, 43 в сигналов, генератора импульсов и блока третье состояние, выполняет сброс регист- синхронизации, выход которого соединен ра режима 34 и останов генератора 5 им- 5 соответственностактовым входоммногокапульсов (диаг. (д . "1"). нального блока фиксации режима и стробиФормула изобретения рующими входами блока памяти сигналов, 1. Устройство для функционального блока регистров и блока памяти тестов, инконтроля интегральных схем, содержащее формационный вход и информационный блок памяти тестов, блок памяти сигналов, 10 выход которого подключены соответственрегистр начального адреса, регистр конеч- но к выходу второго блока сравнения и вхоного адреса, счетчик циклов, генератор им- ду блока регистров, первый пульсов, первый блок сравнения, блок информационный выход блока задания резадания режима контроля и анализа откли- жима контроля и анализа откликов соедиков,блоксчетчиковадресаиблоксинхрони- 15 нен с управляющим входом блока зации, тактовый вход и первый выход управляемых источников питания и входом которого соединены соответственно с выхо- записи многоканального блока фиксации дом генератора импульсов и тактовым вхо- режима, вход конца цикла которого подклюдом блока счетчиков адреса, чен к выходу первого блока сравнения, ининформационный вход и выход которого 20 формационный вход блока задания режима подключены соответственно к выходу реги- контроля анализа откликов соединен с инстра начального адреса и адресным входам формационным выходом блока памяти тесблока памяти сигналов, блока памяти тес- тов, третьим информационным выходом тов и первому информационному входу пер- блока памяти сигналов, выходом блока счетвого блока сравнения, второй 25 чиков адреса, вторыми выходами блока сининформационный входи выход которого со- хронизации многоканального блока единены соответственно с выходом регист- фиксации режима и блока управляемых исра конечного адреса и счетным входом точников питания, третий выход которого счетчика циклов, первый информационный является выходом устройствадля подключевыход блока задания режима контроля и 30 ния к входу объекта контроля, второй инанализа откликов подключен к входу управ- формационный выход блока задания ления записью счетчика циклов, входу запу- режима контроля откликов подключен к втоска генератора импульсов и блока ромуинформационномувходублока памяти синхронизации, синхровходам регистра ко- сигналов, информационным входам регистнечного адреса, регистра начального адре- 35 ра начального адреса, регистра конечного са, блока счетчиков адреса и блока памяти адреса, счетчика циклов, установочному сигналов, информационный вход-выход ко- входу блока синхронизации, тактовому вхоторого является входом-выходом устройст- ду генератора импульсов, входу кода операвадля подключения к входу-выходуобъекта ции многоканального блока фиксации контроля, о т л и ч а ю щ е е с я тем, что, с 40 режима, информационному входу блока упцелью повышения достоверности функцио- равляемых источников питания и третьему нирования, в него введены второй блок информационному входу второго блока сравнения, блок управляемых источников сравнения. питания, многоканальный блок фиксации 2. Устройство по и. 1, отл и ч а ю щеережима и блок регистров, выход которого 45 с я тем. что второй блок сравнения содерсоединен с первыми информационными жит группу мультиплексоров, группу элевходами блока памяти сигналов и второго ментов И и группу элементов блока сравнения, второй информационный ИСКЛЮЧАЮЩЕЕ ИЛИ, выходы которых яввход которого подключен к первому инфор- ляются выходом блока, первый информационному выходу блока памяти сигналов, 50 онный вход которого соединен с первыми второй информационый выход которого со- входами элементов И группы, выходы единен с входом управления записью мно- рых соединены с первыми входами элеменгоканального блока фиксации режима, вход тов ИСКЛЮЧАЮЩЕЕ ИЛИ группы, вторые аварийного останова которого подключен к входы которых соединены с соответствуюпервому выходу блока управляемых источ-. 55 щими выходами мультиплексоров, первые ников питания, вход конца теста многока- информационные входы которых являются нального блока фиксации режима соединен третьими информационными входами блос выходом счетчика циклов, а первый выход ка, второй информационный вход которого многоканального блока фиксации режима соединен с соответствующими вторыми инподключен к входу режим режима блока памяти формационными входами мультиплексоров, 17

1737465

5

15

20 а управляющий вход блока соединен с управляющими входами мультиплексоров группы и вторыми входами элементов И группы.

3. Устройство по п. 1, о т л и ч а ю щ е ес я тем, что блок управляемых источников питания содержит и источников питания, первый, второй и третий элементы ИЛИ, регистр ошибки, ждущий мультивибратор и элемент И, выход которого является первым выходом блока и соединен соответственно с входом записи в регистр ошибки и первым входом первого элемента ИЛИ, второй вход которого соединен с входом сброса регистра ошибки и является входом управления записью блока, а выход первого элемента

ИЛИ соединен с входами сброса источников питания, выходы ошибки источников питания соединены с соответствующими входами второго элемента ИЛИ, выход которого соединен с первым входом элемента И, второй вход которого соединен с выходом ждущего мультивибратора, вход которого соединен с выходом третьего элемента

ИЛИ, входы которого соединены с входами запуска одноименных источников питания и управляющим входом блока, первый и второй выходы несоответствия источников питания соединены с входами регистра ошибки, выход которого является вторым выходом блока, информационный вход которого соединен с входами данных источников питания, выход которых является третьим выходом блока.

4. Устройство по и. 3, о т л и ч а ю щ е ес я тем, что источник питания содержит регистр кода, триггер, управляемый стабилизатор, первый и второй цифроаналоговые преобразователи, первый и второй элементы сравнения, элемент ИЛИ, выход которого является выходом ошибки источника, а первый вход — первым выходом несоответствия источника и соединен с выходом первого элемента сравнения, первый вход которого соединен со стабилизированным выходом управляемого стабилизатора и является выходом источника, второй вход — с выходом первого цифроаналогового преобразователя и управляющим входом управляемого стабилизатора, токовый выход которого соединен с первым входом второго элемента сравнения, выход которого соединен с вторым входом элемента ИЛИ и является вторым выходом несоответствия источника, вход запуска которого соединен с входом записи в регистр кода и с входом

55 установки триггера, выход которого соединен с входом запуска управляемого стабилизатора, а вход сброса — с входом сброса регистра кода и является входом сброса источника, вход данных которого соединен с информационным входом регистра кода, выход которого соединен с входами первого и второго цифроаналогового преобразователя, выход последнего из которых соединен с вторым входом второго элемента сравнения, 5. Устройство по и. 1, о т л и ч а ю щ е ес я тем, что многоканальный блок фиксации режима содержит в каждом канале первый и второй 0-триггеры, элемент НЕ, первый и второй элементы 2И, элемент 2И вЂ” НЕ, элемент ЗИ, регистр режима, вход данных которого является входом кода операции блока, вход записи которого соединен с пе рвым входом начальной установки и входом параллельной записи регистра режима, первый выход которого соединен с первым входом элемента 2И вЂ” НЕ, второй вход которого является входом управления записью блока, а выход элемента 2И вЂ” НЕ соединен с первым входом первого элемента 2И, второй вход которого соединен с инверсным выходом первого D-триггера и вторым входом начальной установки регистра режима, четвертый выход которого соединен с первым входом элемента ЗИ, второй вход которого является входом конца теста блока. третий вход элемента ЗИ соединен с прямым выходом второго D-.òðèããåðà, а выход элемента ЗИ соединен с 0-входом первого триггера, синхровход которого является тактовым входом блока, вход аварийного останова которого соединен с установочным входом первого D-триггера, вход сброса которого соединен с установочным входом второго D- триггера и выходом элемента Н Е, вход которого является входом записи блока, тактовый вход которого соединен с первым входом второго элемента 2И и входом сброса второго D-триггера, инверсный выход которого соединен с вторым входом второго элемента 2И, выход которого соединен с синхровходом второго D-триггера, D-вход которого является входом конца цикла блока, выход элемента 2И вЂ” НЕ, второй и третий выходы регистра режима, выход первого элемента 2И, прямой выход первого D-триггера, прямой и инверсный выходы второго

D-триггера соединены с первым выходом блока, а выход первого D-триггера является вторым выходом блока, 1737465

om

5лка

ОШ блдй7

ФигХ

55

0m блка 10

0m бюка 8

dimau8

&ока 7 от

&ока 11

0m дЛОКа 0

РЯ

6ЛОК6 4

1737465

К блРку 6

K блоку О

К длпкд10 дю оку 1

К бюО/ф Х

К

ИО У 0

s,.

Ь г4 5 4L а ;.с7 2 а7 &ою8

1737465 е> 8мюt3 от Ючса 8

1737465

1737465 Езсмчул /..б, . ГУ с4дазч c"» б ,Ф

r Аж» 94 д 4йагом2.„6

9... 42 оТ /лотов |б9 Я Риг, ГО

Г б

7 ь

,7,6Г

Составитель Г. Виталиев

Редактор О. Спесивых Техред M.Ìîðãåíòàë Корректор Т, Малец

Заказ 1893 Тираж Подписное

ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР

113035, Москва, Ж-35, Раушская наб., 4/5

Производственно-издательский комбинат "Патент", г. Ужгород, ул.Гагарина, 101