Способ контроля кмоп интегральных схем статических озу и устройство для его осуществления

 

Изобретение может быть использовано для контроля КМОП интегральных схем (ИС) статических ОЗУ. Цель изобретения-сокращение времени контроля. Устройство для осуществления способа содержит блок 1 питания , генератор 2 тестовых воздействий, блок 3 анализа, датчик 4 тока, блок 5 памяти, блок 6 инвертирования, блок 7 управления, контролируемую ИС 8. На контролируемую ИС 8 подают с блока 1 питания напряжение питания, монотонно нарастающее от нуля до номинального значения. Время нарастания устанавливают большим, чем время перезаряда затворных и барьерных емкостей транзисторов ИС. По окончании нарастания напряжения с помощью датчика 4 тока и блока 3 анализа измеряют информативный параметр (ток утечки ИС в режиме хранения ). Для каждой ячейки памяти ИС 8 проводят считывание информации в блок 5 памяти, ее инвертирование в блоке 6 инвертирования и запись в ту же ячейку памяти, повторяют измерение информативного параметра , по результатам сравнения измеренных значений информативного параметра в блоке 3 анализа судят о годности ИС. 2 с. и 2 з.п. ф-лы, 2 ил. сл с

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК (51)5

ГОСУДАРСТВЕННЫЙ КОМИТЕТ

ПО ИЗОБРЕТЕНИЯМ И ОТКРЫТИЯМ

ПРИ ГКНТ СССР

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ (21) 4829582/21 (22) 05,04.90 (46) 07.06.92. Бюл. М 21 (71) Научно-исследовательский институт приборостроения (72) M.Ã.Êàðòàìûøåâ, В.И.Кленов, А.M.Котов, Ю.Л.Hypos и В.Е.Сидоренков (53) 621.317.8(088.8) (56) Авторское свидетельство СССР

hh 840770, кл, G 01 R 31/28, 1978.

Авторское свидетельство СССР

hL 1228052, кл. G 01 R 31/28, 1984.

Приборы и системы управления, hL 8, 1987, с.31-32. (54) СПОСОБ КОНТРОЛЯ КМОП ИНТЕГРАЛ Ь Н ЫХ СХЕМ СТАТИ Ч Е СКИХ ОЗУ И УСТРОЙСТВО ДЛЯ ЕГО ОСУЩЕСТВЛЕНИЯ (57) Изобретение может быть использовано для контроля КМОП интегральных схем (ИС) статических ОЗУ. Цель изобретения — сокращение времени контроля. Устройство для осуществления способа содержит блок 1 пи„„5U („1739325 А1 тания, генератор 2 тестовых воздействий, блок 3 анализа, датчик 4 тока, блок 5 памяти, блок 6 инвертирования, блок 7 управления, контролируемую ИС 8. На контролируемую

ИС 8 подают с блока 1 питания напряжение питания, монотонно нарастающее от нуля до номинального значения. Время нарастания устанавливают большим, чем время перезаряда затворных и барьерных емкостей транзисторов ИС. По окончании нарастания напряжения с помощью датчика 4 тока и блока 3 анализа измеряют информативный параметр (ток утечки ИС в.режиме хранения). Для каждой ячейки памяти ИС 8 проводят считывание информации в блок 5 памяти, ее инвертирование в блоке 6 инвертирования и запись в ту же ячейку памяти, повторяют измерение информативного параметра, по результатам сравнения измеренных значений информативного параметра в блоке 3 анализа судят о годности ИС, 2 с. и 2 з.п. ф-лы, 2 ил, 1739325

Изобретение относится к технической диагностике и может быть использовано для контроля статических интегральных схем оперативных запоминающих устройств (ИС ОЗУ), выполненных по КМОПтехнологии.

Известен способ контроля логических схем, включающий подачу входных воздействий и анализ выходных сигналов, при этом амплитуду питающего напряжения изменяют от номинального значения до заданного порога функционирования на определенном интервале входного воздействия.

Известный способ контроля имеет низкую эффективность из-за того, что перебор всех входных воздействий для ИС ОЗУ большой емкости практически невозможен, а время, затрачиваемое на неполный перебор входных воздействий, достаточно велико, Известен также способ контроля ИС, включающий подачу на ИС напряжения питания измерения информативного параметра (например, тока утечки в общей шине питания ИС) при различных температурах и оценку годности по изменению информа тивного параметра.

Известный способ контроля обладает невысокой производительностью, так как требует проведения измерений вдиапазоне температур.

Известно устройство для контроля ИС статических КМОП ОЗУ, содержащее блок питания проверяемой ИС, генератор тестовых воздействий блок анализа и датчик тока, Целью изобретения является сокращение времени контроля.

Способ контроля ИС статических КМОП

ОЗУ включает подачу на контролируемую

ИС напряжения питания, монотонно нарастающего от нуля до номинального значения, при этом время нарастания напряжения выбирают большим; чем время перезарядки затворных и барьерных емкостей транзисторов контролируемой ИС, измеряют информативный параметр (ток утечки в общей шине питания контролируемой ИС в режиме хранения), считывают информацию из контролируемой ИС и записывают ее снова в инверсном коде в контролируемую ИС, повторно измеряют информативный параметр, по разнице измеренных значений информативного параметра судят о качестве контролируемой ИС.

На фиг,1 приведена структурная схема устройства для реализации способа контроля ИС статических КМОП ОЗУ; на фиг,2— структурная схема блока анализа.

Устройство для реализации способа контроля ИС статических КМОП ОЗУ содержит блок 1 питания, генератор 2 тестовых воздействий, блок 3 анализа, датчик 4 тока, 5 блок 5 пайяти, блок 6 инвертирования и блок 7 управления. На фиг.1 показана также контролируемая ИС 8. Выходы генератора 2 тестовых воздействий подключены к управляющим входам контролируемой ИС 8 и уп10 равляющим входам блока 5 памяти. Вывод питания контролируемой ИС 8 подключен к выходу блока 1 питания, общий вывод — к первым входам блока 3 анализа и датчика 4 тока, второй вход которого соединен с об15 щей шиной устройства, Первый, второй и третий выходы блока 7 управления соединены соответственно с вторым входом блока 3 анализа, входами блока 1 питания и генератора 2 тестовых воздействий. Выходы конт20 ролируемой ИС 8 соединены с информационными входами блока 5 памяти, выходы которого через блок 6 инвертирования соединены с информационными входа- . ми контролируемой ИС 8. Блок 3 анализа

25 содержит усилитель 9, АЦП 10, триггер 11, элемент И 12, двоичный счетчик 13, элемент

ИЛИ 14, реверсивный счетчик 15, индикатор

16 и генератор 17 тактовых импульсов.

Устройство работает следующим обра30 зом, Перед началом работы все узлы устройства устанавливаются в исходное состояние (на структурной схеме цепи установки не показаны), в устройство устанавливается

35 контролируемая ИС 8, По команде "Пуск" запускается блок 7 управления, представляющий собой временной распределитель сигналов.

По сигналу, поступающему на управля40 ющий вход блока 1 питания, на его выходе начинает формироваться напряжение питания для контролируемой ИС 8, которое монотонно нарастает от нуля до номинального значения. Время нарастания напряжения

45 питания выбирается несколько большим, чем время заряда затворных и барьерных емкостей транзисторов, входящих в контролируемую ИС 8, и составляет для известных

ИС статлческих КМОП ОЗУ не более 200

50 мкс. По окончании нарастания напряжения питания достигается устойчивое состояние контролируемой ИС, причем у дефектных

ИС это состояние определяется или коротким замыканием (большой утечкой) или об55 рывом (большим сопротивлением) между стоком и истоком любого транзистора, входящего в контролируемую ИС 8.

Измерение информативного параметра — тока утечки в общей шине питания — необходимо проводить в режиме хранения, ког1739325

По окончании перезаписи информации 5 из ИС 8 в блок 5 памяти по очередному сигналу с блока 7 управления производится снова включение генератора 2 тестовых воздействий, но в этом случае управляющие сигналы с генератора 2 тестовых воздейст- 5 вий создают режим считывания информации с блока 5 памяти и записи ее в контролируемую ИС 8 в инверсном виде.

Инверсия сигналов осуществляется с помощью блока 6 инвертирования (для однода ток утечки проверяемой ИС обусловлен утечкой элементов запоминающей матрицы и не маскируется током потребления усилителей записи и считывания.

Следующий сигнал, поступающий через

200 мкс с блока 7 управления на блок 3 анализа, устанавливает по цепи "+" реверсивный счетчик 15 в режим "Сложение" и, пройдя через элемент 14 ИЛИ, переключает триггер 11 и опрашивает АЦП 10, в котором зафиксировано значение тока утечки, протекающего в контролируемой ИС 8, которое с датчика 4 тока поступает на АЦП 10 через усилитель 9, информация с выходов АЦП 10 переписывается в двоичный счетчик 13. Сигнал с выхода триггера 11, поступая на первый вход элемента И 12, разрешает прохождение тактовых импульсов с генератора 17 через элемент И 12 на счетные входы реверсивного счетчика 15 и двоичного счетчика 13, который считает их до переполнения. При переполнении двоичного счетчика 13 на его входе образуется сигнал, который поступает на второй вход триггера

11, и переключает его в исходное состояние, при этом счет импульсов прекращается.

Тактовые импульсы, прошедшие через элемент И 12 и поступившие на счетный вход реверсивного счетчика 15 в режиме

"Сложение", фиксируют в нем значение тока утечки контролируемой ИС 8 в цифровом виде. Это значение отображается и на индикаторе 16. Затем с блока 7 управления поступает сигнал на управляющий вход генератора 2 тестовых воздействий, который вырабатывает сигналы для считывания информации с контролируемой ИС 8 и записи ее в блок 5 памяти. Схема генератора 2 тестовых воздействий может быть выполнена по одному из известных технических решений и представляет собой счетчик адреса и формирователи управляющих сигналов

"Запись", "Считывание", "Выбор кристалла".

Таким образом, генератор 2 тестовых воздействий осуществляет режим передачи информации с контролируемой ИС 8 в блок

5 памяти. разрядных ИС ОЗУ блок 6 инвертирования представляет собой один инвертор).

Таким образом, в контролируемой ИС 8 информация имеет инверсный вид относи5 тельно той, которая была после подачи монотонно нарастающего напряжения на вывод питания.

После этого блок 7 управления вырабатывает сигнал, который поступает на блок 3

10 анализа для повторного измерения тока утечки контролируемой ИС 8. Поступивший на блок 3 анализа сигнал по цепи "-" переводит реверсивный счетчик 15 в режим "Вычитание" и, пройдя через элемент ИЛИ 14, 15 опрашивает АЦП 10 и переписывает значение тока утечки в двоичный счетчик 13, запускает триггер 11, при этом через элемент

И 12 начинают поступать тактовые импульсы в двоичный счетчик 13 и в реверсивный

20 счетчик 15. После переполнения двоичного счетчика 13 триггер 11 возвращается в исходное состояние, поступление тактовых импульсов в счетчики 13 и 15 прекращается, а в реверсивном счетчике 15 остается раз25 ность измеренных значений тока утечки, которая отображается на индикаторе 16 и по которой судят о качестве контролируемой

ИС 8.

Для оценки эффективности предлагае30 мых способа и устройства проведен эксперимент.

Представительная выборка из 112 ИС

ОЗУ типа 537РУ14 проконтролирована на установке "Элекон СФ", при этом по резуль35 татам проверки были признаны негодными

14 ИС. Время контроля одной ИС составило порядка 40 с. Затем эта же выборка была проконтролирована с помощью предлагаемых способа и устройства. При этом все

40 забракованные на установке "Элекон СФ"

ИС также были идентифицированы как негодные. Однако, кроме этих 14 ИС, еще 4 И С были забракованы по предлагаемому способу как аномальные. При этом время провер45 ки одной ИС составило не более 2 с.

Критерием отбраковки ИС служило соотношение !!1 !2! ) 02 !

0 где I> — ток утечки проверяемой ИС в исходном состоянии;, Iz — ток утечки после записи инверсной информации.

Физический анализ, выполненный с по5 мощью электронного микроскопа, позволил установить, что в двух забракованных ИС аномальность обусловлена разрывом в цепи обратной связи в битах, а в двух других— паразитной связью между битами из-за об1739325 разования инверсных областей под границей раздела кремний - окисел.

Формула изобретения

1. Способ контроля КМОП интегральных схем статических ОЗУ, включающий подачу на контролируемую интегральную схему напряжения питания, измерения информативного параметра и оценку годности интегральной схемы по измеренным значениям информативного параметра, о т л и ч аю шийся тем, что, с целью сокращения времени контроля, на интегральную схему подают напряжение питания, монотонно нарастающее от нуля до номинального значения, при этом время нарастания напряжения питания устанавливают большим, чем время перезаряда затворных и барьерных емкостей транзисторов интегральной схемы, по достижении напряжением питания номинального значения измеряют информативный параметр, проводят для каждой ячейки памяти интегральной схемы считывание информации, инвертирование считанной информации и запись инвертированной информации в ту же ячейку памяти, повторяют измерение информативного параметра и по результатам сравнения измеренных значений информативного параметра судят о годности интегральной схемы.

2, Способ по п.1, отличающийся тем, что в качестве информативного параметра используют ток утечки интегральной схемы в режиме хранения, 3. Устройство для контроля КМОП интегральных схем статических ОЗУ, содержащее блок питания, генератор тестовых воздействий, блок анализа и датчик тока, первые клеммы для подключения контролируемой интегральной схемы, соединенные с выходами генератора тестовых воздействий, вторую и третью клеммы для подключения контролируемой интегральной схемы, соединенные соответственно с выходом блока питания и объединенными первыми входами датчика тока и блока анализа, вто5

45 рой вход датчика тока соединен с общей шиной устройства, о.т л и ч а ю щ е е с я тем, что в него введены блок памяти, блок инвертирования, четвертые и пятые клеммы для подключения контролируемой интегральной схемы, блок управления, первый, второй, третий и четвертый выходы которого соединены соответственно с вторым входом блока анализа, входом блока питания, входом генератора тестовых воздействий и третьим входом блока анализа, выходы-генератора тестовых воздействий соединены с управляющими входами блока памяти, выходы которого через блок инвертирования соединены с четвертыми клеммами для подключения контролируемой ИС, информационные входы блока памяти соединены с пятыми клеммами для подключения контролируемой интегральной схемы.

4. Устройство по п.3, о т л и ч а ю щ е ес я тем, что блок анализа содержит усилитель, аналого-цифровой преобразователь, триггер, элемент И, двоичный счетчик, генератор тактовых импульсов, элемент ИЛИ, реверсивный счетчик и индикатор, подключенный к выходам реверсивного счетчика, первый и второй входы которого подключены соответственно к первому и второму входам элемента ИЛИ и являются вторым и третьим входами блока анализа, третий вход реверсивного счетчика соединен с выходом элемента И и первым входом двоичного счетчика, второй вход которого соединен с выходом аналого-цифрового преобразователя, первый вход которого через усилитель подключен к первому входу блока анализа, выход двоичного счетчика соединен с первым входом триггера, второй вход которого соединен с вторым входом аналого-цифрового преобразователя и выходом элемента ИЛИ, первый и второй входы элемента И подключены соответственно к выходам триггера и генератора тактовых импул ьсов.

1739325

Вход j: и . 2

Составитель С.Петров

Техред M.Ìîðãåíòàë Корректор С. Шевкун

Редактор И.Горная

Производственно-издательский комбинат "Патент", r, Ужгород, ул.Гагарина, 101

Заказ 2001 Тираж Подписное

ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР

113035, Москва, Ж-35, Раушская наб., 4/5