Устройство для сопряжения магистрали эвм с периферийными устройствами

 

Изобретение относится к вычислительной технике, в частности к устройствам обмена информацией между магистралью ЭВМ типа M-BUS и группой интеллектуал й ных периферийных устройств, работающих в стандарте интерфейса SCSJ Цель - расширение области применения путем обеспечения работы периферийных устройств в стандарте интерфейса SCSJ Устройство содержит шинные формирователи, регистры, дешифраторы, счетчик, инверторы, триггеры , элементы И, элементы ИЛИ-НЕ, И-НЕ, элементы ИЛИ, элемент И-ИЛИ, элементы задержки. Сущность изобретения заключается в том, что за счет введения новых элементов и их связей которые обеспечивают преобразование управляющих, адресных и информационныхь сигналов системой магистрали ЭВМ в управляющие сигналы для периферийных устройств, с одной стороны и формирования из сигналов оповещения периферийных устройств сигналов запросов системной магистрали и байта состояния устройства, описывающего режим и фазу его работы, с другой стороны, расширена область его применения 5 ил , 3 табл 4ч Ё

„„5U Ä Ä1751 775А1

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК (я)я G 06 F 13/36

ГОСУДАРСТВЕННЫЙ КОМИТЕТ

ПО ИЗОБРЕТЕНИЯМ И ОТКРЫТИЯМ

ПРИ ГКНТ СССР

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ лов, С.Н.Ткаченко, B.Ñ.Õàð÷åíêî и Г.Н.Тидешифраторы, счетчик, инверторы, триггеГИСТРАЛИ ЗВМ С ПЕРИФЕРИЙНЫЦЙ".:::.-. -:формирования из сигналов оповещения пеУСТРОЙСТВАМИ ::::-.":-.:. риферийных устройств сигналов запросов

{57) Изобретение относится к вычислитель- ..: системной магистрали и байта состояния ной технике, в частности к устройствам об-.:::: устройства, описывающего режим и фазу мена информацией между магистралью:;:,. его работы, с другой стороны, расширена

l. Изобретение относится к вычислитель-.;: "устройства являетсяузкая область прймененой технике, в частности к устройствам об- ния . мена информацией между магистральЮ:. Известно устройство для- сопряжения

3ВМ типа М-BUS и группой йнтеллектуаль- источников и йрием;иков с магистралью, ных периферийных устройств, работающих содержащее регистр данных источников, в стандарте интерфейса SCSI, — Известно устройство для.обмена инфоррегистр прерываний, регистр данных приемника, регистр адреса, блок связи с магистмацией, содержащее два блока сопряже- ралью, дешифратор адреса, мультиплексор, ния, дешифратор адреса, мультиплексор блок дешифрации управляющих сигналов, 1 (21) 4887417/24 (22) 29.10.90

{46) 30.07.92. Бюл. М 28 (71) Научно-исследовательский институт микротехники (72) А.В.Пименов, И.Д.Шапоров, С,А.Сокомоньки н (56) Авторское свидетельство СССР.

М 851388, кл. G 06 F 13/00, 1979.

Авторское свидетельство СССР

hh 1252788, кл. G 06 F 13/10, 1984.

Авторское свидетельство СССР

В 1487057, кл. G 06 F 13/36, 1989. (54) УСТРОЙСТВО ДЛЯ СОПРЯЖЕНИЯ MAданных, регистр адреса вектора, выходной буферный регистр, два дешифратора управляющих сигналов, регистр состояний, входной буферный регистр, регистр прерываний, дешифратор направления ввода и регистр команды ввода. Недостатком этого

2 ных периферийных устройств, работающих в. стандарте интерфейса SCSJ. Цель — расширение области применения путем обеспечения работы периферийных устройств в стандарте йнтерфейса SCS J, Устройство содержит шинные формирователи, регистры, ры, элементы И, элементы ИЛИ-НЕ, И-НЕ, элементы ИЛИ, элемент И вЂ” ИЛИ, элементы задержки. Сущность изобретения заключается в том, что за счет введения новых элементов и их связей, которые обеспечивают преобразование управляющих, адресных и информационныхь сйгналов системой магистрали ЭВМ в управляющие сигйалы для перйферийных устройств, с одной стороны, и две группы элементов И и элемент ИЛИ, а блок дешифрации управляющих сигналов содержит u åñòü триггеров, дешифратор сигналов приема байта, дешифратор сигналов состояния, дешифратор сигналов сброса регистра прерывания, дешифратор сигналов

1751775

30

40 передачи байтов, формирователь импульса включения питания, элемент ИЛИ, элемент задержки, четыре элемента И, элемент

ИЛИ-НЕ и инвертор. Недостатком этого устройства является узкая область применения.

Наиболее близким к предлагаемому по технической сущности и достигаемому положительному эффекту является устройство для сопряжения магистрали 3ВМ с внешними устройствами, содержащее два блока приемопередатчиков (шинных формирователей), блок при мников (шинный формирователь), блок прерываний, первый и второй блоки дешифрации адреса, блок передатчиков (шинный формирователь), два блока формирования сигналов, два коммутатора, счетчик адреса, блок памяти, шифратор, три элемента И вЂ” ИЛИ, шесть элементов И, первый блок формирования сигналов содержит элемент НЕ (инвертор), регистр, три элемента И и пять элементов развязки, второй блок формирования сигналов содержит три элемента НЕ (три инвертора), три элемента И, триггер и элемент развязки, причем первая группа информационных входов первого блока дешифрации адреса и группа стробирующих входов соединены соответственно с первой и второй группами выходов блока приемников, группа входов которого является группой входов устройства для под ключения к группе шин идентификации режйма магистрали ЗВМ и первой группе информационных шин магистрали ЭВМ, первый и второй выходы блока приемников соединены соответственно с установочным входом и входом разрешения блока прерывания, группа выходов которого является группой. выходов устройства для подключения к шинам прерывания и синхронизации магистрали ЭВМ, группа входов-выходов первого блока приемопередатчиков является группой входов — вь|ходов устройства для подключения к второй группе информационных шин магистрали

ЭВМ, группа выходов первого блока приемопередатчиков соединена с второй группой информационных входов первого блока дешифрации адреса и с группой информационных входов второго блока приемопередатчиков, группа входов-выходов к0торого является группой входов-выходов устройства для подключения к группе информационных шин внешних устройств, вход разрешения блока прерывания соединен с выходом соответствующего разряда группы выходов первого блока йриемопередатчиков, разрядные выходы счетчика адреса соединены с первыми группами информационных входов первого и второго коммутаторов, группа выхода первого блока дешифрации адреса соединена с второй группой информационных входов первого коммутатора, выходы которого соединены с информационными входами второго блока дешифрации адреса, блока передатчиков и адресными входами блока памяти, выходы блока передатчиков являются выходами устройства для подключения к адресным шинам внешних устройств, группа выходов второго блока приемопередатчиков соеди- нена с второй группой информационных входов второй группы информационных входов второго коммутатора, третья группа информационных входов которого соединена с группой выходов шифратора, гервый и второй стробирующие входы которого соединены соответственно с первым и вторым выходами первого блока дешифрации адреса, первый выход блока прерывания соединен с третьим стробирующим входом шифратора и с первым входом первого элемента И, выход которого соединен с разрешающим входом первого блока приемопередатчиков, выход второго блока дешифрации адреса соединен с первыми входами первого и второго элементов ИИЛИ и с четвертым стробирующим входом шифратора, первый выход которого соединен с первым входом второго элемента И—

ИЛИ, и с вторым входом первого элемента

И-ИЛИ, второй выход шифратора соединен с первым входом второго элемента И, выход которого соединен с входом разрешения блока прерывания, второй выход которого соединен с третьим входом первого элемента И вЂ” ИЛИ, выход первого элемента И-ИЛИ соединен с управляющим входом второго коммутатора, выход второго элемента ИИЛИ соединен с входом разрешения второго коммутатора, тактовые входы первого и второго блоков формирования сигналов являются входом устройства для подсоединения к тактовой шине магистрали ЗВМ, первый выход блока приемников соединен с установленными входами первого и второго блоков формирования сигналов, третий выход блока приемников соединен с первым входом третьего элемента И вЂ” ИЛИ, первым входом третьего элемента И и с первым информационным входом первого блока формирования сигналов, первый и второй выходы которого являются выходами устройства для подключения соответственно к шинам записи и считывания внешних устройств, третий выход первого блока формирования сигналов соединен с входом режима блока прерывания, вход готовности которого соединен с третьим входом второго элемента И вЂ” ИЛИ и с первым выходом второго блока формирования сигналов, му выводу первого элемента развязки, втовторой выход которого соединен с четвер- рой вывод которого подсоединен к нулевой тым входом второго элемента И-ИЛИ, чет- шине, выход первого элемента И подсоедивертый и пятый выходы первого блока . нен к первым выводам второго и третьего формирования сигналов соединены соот- 5 элементов развязки и является первь1м выветственно с первым входом четвертого ходом блока формирования сигналов, выход элемента И и с первым режимным входом второго элемента И подсоединен к первым второго блока формирования сигналов, вто- выводам четвертого и пятого элементов разрой режимный вход которого является вхо-.. вязки и является вторым выходом блока, дом устройства для подключения к шине 10 вторые выводы второго и четвертого элеготовности внешних устройств, четвертый ментов развязки подсоединены к нулевой выход блока приемников соединен с вто- шине, а вторые выводы третьего и пятого рым информационным входом первого бло- элементов развязки подсоединены к полока формирования сигналов, первыми жительной шине источника питания, первходами пятогои шестогоэлементовИ, вто- 15 вый выход регистра соединен с входом рым входом второго элемента И и вторым элемента НЕ и является четвертым выходом входом тоетьего элемента И-ИЛИ, выход блока, второй выход регистра является пякоторого соединен с третьим информацион- тым выходом блока, третий выход регистра ным входом.первого блока формирования соединен с первйм входом третьего элесигналов, третьим режимным входом второ- 20 мента И и является третьим выходом блока. го блока формирования сигналов и вторым выход элемента НЕ соединен с вторым вховходом четвертого элемента И, выход кото- дом первого элемента И и вторым входом рого соединен с управляющим входом пер- третьего элемента И, выход которого соедивого коммутатора. шестой выход первого нен с вторым входом второго элемента И и блока формирования сигналов соединен с 25 является шестым выходом устройства, тактретьим входом второго элемента И, и вто- товый вход блока соединен с входом перворым входом шестого элемента И, выход ко- го элемента НЕ, и первым входам первого торого соединен с входом записи блока элемента И, выходкаторого соединен с вхопамяти, информационный вход которого со- дом второго элемента НЕ, выход которого единенс выходомсоответствующегоразря- 30 соединей с синхровходомтриггера, прямой да группы выходов первого блока выход которого соединен с первым входом приемопередатчиков. первый и второй вы- второго элемента И, выход которого являетходы блока памяти соединены с четвертым ся вторым выходом блока, установочный входом первого элемента И-ИЛИ и с чет- вход которого соединен с прямым входом вертым режимным входом второго блока 35 триггера, информационный вход которого формированиясигналов,третийвыходкото- соединен с выходом третьего элемента И, рого соединен со счетным входом счетчика первый вход, которого является четвертым адреса, группа выходов второго коммутато- режимным входом блока, инверсный выход ра соединена с группой информационных триггера является третьим выходом блока, входов первого блока приемопередатчиков, 40 третий режимный вход которого подсоедивыход третьего элемента И соединен с вто- нен к второму входу первого элемента И, рым входом первого элемента И, третий вы- третий вход которого язляется первым реход первого блока дешифрации адреса : жимным входом блока, выход первого элесоединен с третьим и четвертым входами мента НЕ соединен с вторым входом третьего элемента И-ИЛИ, вторыми входа- 45 второго элемента И, второй режимный вход ми третьего и пятого элементов И, выход- блока подсоединен к первому выводу разпятого элемента И соединен с управляю- вязки и к входу третьего элемента НЕ, выход щим входом второго блока приемопередат- которого соединен с вторым входом третьечиков, тактовый и третий информационный го элемента И и является первым выходом входы блока формирования сигналов соеди- 50 блока, второй выход элемента развязки поднены соответственно с первым синхровхо- . соединен к положительной шине источника дом и первым управляющим входом питания. регистра, установочный вход блока форми- Недостатком этого устройства является рования сигналов соединен с вторым синх-: узкая область применения — оно не может ровходом и вторым управляющим входом 55 обеспечить подключение к системноймагирегистра, первый и второй информацион- страпи ЗИМ наиболее перспективных в наныевходы блокасоединенысоответственно стоящее время периферийных устройств, с первым входами первого и второго эле- работающих в стандарте интерфейса SCSI, ментов И, информационные входы регистра так как не может преобразовывать сигналы блока обьединены и подсоединены к перво- управления и идентификации интерфейса

1751775

15

20 второго шинного формирователя подключе- 25

35

SCSI в соответствующие сигналы интерфейса M-BUS и наоборот и, следовательно, системный модуль не может уп равлять данным типом ПФУ, а ПФУ не могут вести обмен данными с системным модулем, Целью изобретения является расширение области применения путем обеспечения работы периферийных устройств в стандарте интерфейса SCSI.Поставленная цель достигается тем, что в устройство для сопряжения магистрали

ЭВМ с периферийными устройствами, включающее первый, второй и третий шинные формирователи, первый регистр, первый триггер, два дешифратора, счетчик, элемент И вЂ” ИЛИ, шесть элементов И, два инвертора, причем, первая входная — выходная информационная шина устройства подключена к первым информационным входам — выходам первого шинного формирователя, вторые информационные входы-выходы которого подключены к информационным выходам второго шинного формирователя, информационные входы ны к второй входной — выходной информационной шине устройства, информационные выходы первого дешифратора подключены к входам третьего шинного формирователя первый выход первого регистра соединен с первым входом первого элемента И, дополнительно введены второй и третий регистры, второй — шестой триггеры, седьмой— пятнадцатый элементы И, четыре элемента

И вЂ” НЕ, восемь элементов ИЛИ вЂ” НЕ, семь элементов ИЛИ и шесть элементов задержки, причем вторые информационные входывыходы первого шинного формирователя подключены к информационнЫм входам первого, второго, третьего регистров, к информационным выходам третьего шинного формирователя и к входам первого элемента ИЛИ-НЕ, выход которого подсоединен к информационному входу второго триггера, выход которого подключен к первым входам вторых элементов И и ИЛИ-НЕ, выход второго элемента ИЛИ-НЕ является выходом общего сброса устройства, второй вход второго элемента ИЛИ-НЕ подключен к входу общего сброса устройства, а второй вход второго элемента И подключен к входу синхроггоследовател ьности CLK устройства, выход второго элемента И подключен к своему входу сброса и к входу сброса второго Tpvllгера, входная адресная шина подключена к информационным входам второго дешифратора, к входам третьих элементов И и

ИЛИ вЂ” НЕ, выходы которых подключены соответственно к первому и второму-входам четвертого элемента И, выход четвертого

50 элемента И подключен к управляющему входу второго дешифратора, первый выход которого к первым входам пятого и шестого элементов И, второй выход второго дешифратора подсоединен к первым входам седьмого элемента И и второго элемента И вЂ” НЕ, третий выход второго дешифратора подключен к первому входу восьмого элемента И, четвертый выход второго дешифратора подключен к первому входу девятого элемента

И, выходы пятого-девятого элементов И, второго элемента И-НЕ подключены к первым шести входам четвертого элемента

ИЛИ вЂ” НЕ, выход которого подключен к первому управляющему входу первого шинного формирователя, второй управляющий вход которого подключен к входу сигнала вывода устройства, вход запрета обращения к портам ввода-вывода устройства подключен к первым входам пятого и шестого элементов ИЛИ-НЕ, вторые входы которых подключены соответственно к входам сигнала вывода и сигнала ввода устройства, выход пятого элемента ИЛИ-НЕ подключен к вторым входам шестого элемента И и второго элемента И вЂ” НЕ, выход шестого элемента

ИЛИ-НЕ подключен к вторым входам пятого, седьмого, восьмого и девятого элементов

И, выход седьмого элемента И через первый элемент задержи подключен к синхровходу второго триггера, выход девятого элемента

И через второй элемент задержки подклю- . чен к синхровходу первого регистра, выход восьмого элемента И через третий элемент задержки подключен куправляющему входу записи второго регистра, к синхровходу третьего триггера и к первому входу первого элемента ИЛИ, выход пятого элемента И через четвертый элемент задержки подключен к первому входу второго элемента ИЛИ, выход которого подсоединен к управляющему входу записи третьего регистра, к синхровходу четвертого триггера, к первым входам третьего и четвертого элементов

ИЛИ, выход четвертого триггера. подключен к второму входу четвертого элемента ИЛИ, выход которого подсоединен к управляющему входу считывания третьего регистра, информационные выходы второго и третьего регистров подключены к второй входнойвыходной информационной шине устройства, первый выход первого регистра подключен к первым входам обоих элементов И элемента И вЂ” ИЛИ, выход которого подключен к первому входу первого элемента

И-НЕ, выход которого подключен к синхровходу первого триггера, второй инверсный выход первого регистра подключен к первому входу седьмого элемента ИЛИ-НЕ, второй вход которого подключен к управля1751775

10 ющему входу устройства подтверждения захвата системной шины каналом контроллера ДМА, а выход подключен к седьмому входу четвертого элемента ИЛИ-НЕ, к первому входу третьего элемента И-HE и к прямым входам десятого и одиннадцатого элементов И, инверсные входы которых подключены соответствейно к управляющим входам ввода и вывода устройства, выход десятого элемента И через пятый элемент задержки подключен к второму входу второго элемента ИЛИ, выход одиннадцатого элемента И подключен к первому входу пятого элемента ИЛ И, выход которого подсоединен к второму входу третьего элемента ИЛИ и к первому управляющему входу второго шинного формирователя. второй вход пятого элемента ИЛИ подключен к второму входу четвертого элемента ИЛИ-ЙЕ, выход третьего элемента ИЛИ подключен к инверсному входу двенадцатого элемента И и к синхровходу пятого триггера, инверсный выход которого является выходом подтверждения устройства, выход двенадцатого элемента И подключен к инверсному входу сброса шестого триггера, третий выход первого регистра подключен к первому входу тринадцатого элемента И, выход которого подключен к первому входу шестого элемента ИЛИ, выход шестого триггера подключен к вторым входам первого и тринадцатого элементов И, выходы первого элемента И и шестого элемента ИЛИ являются соответственно выходами устройства запроса на обслуживание каналом контроллера ДМА и запроса прерывания к контроллеру прерывания системного модуля, выход первого триггера подключен к второму входу шестого элемента ИЛИ, вход устройства занятия системной магистрали подключен к первому входу четырнадцатого элемента И, а через первый инвертор подключен к первому входу восьмого элемента ИЛИ-НЕ, к второму входу первого элемента И вЂ” НЕ и к шестому информационному входу третьего шинного формирователя, выход восьмого элемента ИЛИ-НЕ подключен к пятому информационному входу третьего шинного формирователя, второй вход третьего элемента И вЂ” НЕ подсоединен к входу устройства конца передачи данных в режиме ПДП, а выход — к третьему входу первого элемента

И-НЕ, выход второго элемента И-НЕ подключен к первому управляющему входу третьего шинного формирователя и к первому входу пятнадцатого элемента И, выход которого подключен к инверсному входу сброса первого триггера, выход третьего триггера подключен к второму входу первого элемента ИЛИ. к первому входу и через шестой элемент задержки к второму входу четвертого элемента И--НЕ, выход которого является выходом выбора ПФУ устройства, выход первого элемента ИЛИ подключен к входу разрешения чтения второго регистра, выход третьего триггера подключен к второму входу восьмого элемента И, вход запроса устройства подключен к прямому входу седьмого элемента ИЛИ, а через второй инвертор к Синхровходу шестого тригге10 ра и седьмому информационному входу третьего шинного формирователя, выход второго элемента ИЛИ-НЕ подключен к инверсному входу сброса первого регистра, к

15 инверсному входу седьмого элемента ИЛИ, к прямому входу двенадцатого элемента И, к вторым входам четырнадцатого и пятнадцатого элементов И, выходы четырнадцато-. го элемента И и седьмого элемента ИЛИ

20 подключены к входам сброса соответственно третьего, четвертого и пятого триггеров, три входа устройства-индентификации состояния активного периферийного устройства подключены соответственно к которого подключены соответственно к BTo" рым входам первого и второго элементов И элемента И-ИЛИ, вторые управляющие входы второго и третьего шинных формирова30 телей подключены к шине логического нуля, информационные входы первого, третьегошестого триггера подключены к шине логической единицы. Введение новых связей третьего шинного формирователя обеспечивает форми35 рование и передачу в информационную шину системной магистрали байта состояния устройства, описывающего режим и фазу работы устройства, по команде главного

40 процессора "Читать байт состояния", Введение новых связей первого регистра обеспечивает возможность программно устанавлйвать режим обмена данными между ПФУ и системным модулем: режим обмена с исйользованием прерываний главного процессора, режим обмена с использованием канала прямого доступа к памяти.

Введение второго регистра и его связей обеспечивает программную запись в устройство и передачу. групповой контроллер

ПФУ номера активного ПФУ. Введение .третьего регистра и его связей обеспечивает буферизацию в устройстве данных, подлежащих передаче от системного модуля к ПФУ

Введение новых связей первого триггера обеспечивает формирование сигнала запроса программного прерывания к сис25 первому, второму и третьему входам первого дешифратора, первый и второй выходы

1751775

1 0

30

50

55 темному модулю по завершению выполнения его команды ввода-вывода, Введение второго триггера и его связей обеспечивает программное формирование сигнала общего сброса устройства сопряжения и подключенных к нему ПФУ в стандарте интерфейса SCSI.

Введение третьего триггера и его связей обеспечивает формирование управляющего сигнала выбора активного ПФУ в стандарте интерфейса SCSI.

Введение четвертого триггера и его связей обеспечивает удержание информационных выходов третьего регистра открытыми для считывания до завершения приема записанной в нем информации периферийным устройством.

Введение пятого триггера и его связей обеспечивает формирование сигнала интерфейса SCS I подтверждения того, что при передаче данных от системного модуля к

ПФУ очередной байт данных выставлен на выход системной магистрали.

Введение шестого триггера и его связей обеспечивает формирование запроса к системному модулю на обслуживание ПФУ для обмена очередным байтом данных, Введение новых связей первого дешифратора обеспечивает формирование иэ оповещающих сигналов ПФУ, работаю. щего в стандарте SCSI значений пяти разрядов байта состояния устройства о ре жиме и фазе совместной работы устройства и ПФУ, Введение новых связей второго дешифратора обеспечивает дешифрацию младших разрядов адресного кода. поступающего по адресной шине системной магистрали, для организации доступа к портам ввода — вывода, входящих в состав данного устро.йства, Введение новых связей счетчика обеспечивает формирование временного интер . .вала действия сигнала программного сброса устройства и ПФУ в стандарте интерфейса SCSI, Введение новых связей элемента ИИЛИ обеспечивает формирование сигналов о том, что устройство занято обслуживанием ПФУ в режиме йрямого доступа к памяти при вводе или выводе информации.

Введение новых связей первого элемента И обеспечивает формирование на входе линии системной магистрали сйгнала запроса на передачу байта данных в режиме прямого доступа к памяти, Введение новых связей второго элемента И обеспечивает работу счетчика по формированию временйого интервала действИя сигнала программного общего сброса в том случае, если фаза сброса программно задана.

Введение новых связей третьего и четвертого элементов И и их связей обеспечивает дешифрацию старших разрядов адресов портов ввода-вывода, входящих в устройство.

Введенйе пятого элемента И и его связей обеспечивает формирование сигнала обращения к порту ввода — вывода данных в режиме записи.

Введение шестого элемента И и его связей обеспечивает формирование сигнала обращения к порту ввода-вывода данных в режиме считывания.

Введение седьмого элемента И и эго связей обеспечивает формирование сигнала обращения к порту программного сброса в режиме записи.

Введение восьмого элемента И и его связей обеспечивает формирование сигнала обращения к порту ввода — вывода кода номера активного ПФУ s режиме записи.

Введение девятого элемента И и его связей обеспечивает формирование сигнала обращения к порту ввода — вывода маски режима обмена данными в режиме записи.

Введение девятого и одиннадцатого элементов И и их связей обеспечивает передачу в устройство управляющих сигналов системной магистрали ввода или вывода информации в режиме прямого доступа к па-. мяти, Введение двенадцатого элемента И и его связей обеспечивает снятие сигнала запроса на обслуживание ПФУ по обмену очередным байтом данных либо в случае его удовлетворения, либо в случае общего сброса, Введение тринадцатого элемента И и

его связей обеспечивает передачу на вход линии системной магистрали сигнала запроса на передачу байта данных в режиме обмена с использованием прерываний главного процессора, Введение четырнадцатого элемента и его связей обеспечивает формирование сигнала сброса третьего триггера либо при общем сбросе, либо по завершении выбора активного ПФУ, о чем свидетельствует сигнал занятости шины данных.

Введение пятнадцатого элемента И и его связей обеспечивает формирование сигнала сброса первого триггера либо при общем сбросе, либо при считывании из устройства байта его состояния после полного завершения операции ввода-вывода данных, Введение новых связей первого элемента И-НЕ обеспечивает формирование

1751775 сигнала установки первого триггера запроса программного прерывания по завершении выполнения команды ввода — вывода в трех случаях; во-первых, при извещении от

ПФУ о завершении ввода или вывода информации в режиме ПДП, во-вторых, при поступлении от контроллера прямого дбступа к памяти системного модуля сигнала о передаче последнего байта данных в режиме ПДП, в-третьих, при извещении от ПФУ о своем переходе в режим свободной шины, а также передачи синхросигнала на С-вход . седьмого триггера.

Введение второго элемента И-НЕ и его связей обеспечивает формирование сигнала обращения к порту байта состояния устройства в режиме чтения из устройства и формирование сигнала R321 STATUS.

Введение третьего элемента И-НЕ и его . :связей обеспечивает дешифрацию старших нулевых разрядов адресов портов вводавывода, принадлежащих устройству и пере- дачу данных в режиме ПФП с входной линии

68.

Введение четвертого элемента И вЂ” HE u его связей обеспечивает формирование задержанного инверсного управляющего сигнала выбора активного ПФУ и выбор контроллера, номер которого от 0 до 7 указывается унитарным кодом на выходе шины данных, Введение nepeoro элемента ИЛИ-НЕ и его связей обеспечивает формирование на информационном входе второго триггера единичного сигнала в том случае, если на первой информационной входной-выходной шине устройства установлен нулевой код. что разрешает программный сброс устройства и ПФУ.

Введение второго элемента ИЛИ -НЕ и его связей позволяет. передавать на выход общего сброса устройства и инвентировать входной сигнал сброса и выработанный устройством сигнал программного сброса, Введение пятого и шестого элементов

ИЛИ-НЕ и их связей обеспечивает инвертирование и передачу в устройство входных сигналов записи или чтения только в том — случае, еслй на входе устройства нет сигйала системной магистрали об адресном контроллере ПДП оперативной памяти 3ВМ.

Введение седьмого элемента ИЛИ-НЕ и его связей обеспечивает инверсную передачу в устройство сигнала захвата устройством одной из линий контроллерЭ ПДП только в том случае, если режим прямого доступа установлен в устройстве маской режима.

Введение восьмого элемента ИЛИ-HE . и его связей обеспечивает формирование того триггеров в случае общего сброса или . при завершении зайиСи очередного байта

50 информации в ПФУ, о чем свидетельствует снятие сигнала запроса от ПФУ

Введенйе перього элемента задержки и его связей обеспечивает задержку сигнала обращения к порту общего программного

55 сброса на время, дос1аточное для установки сигнала на информационном входе второго триггера, Введение второго элемента задержки и

его связей обеспечивает задержку сигнала обращения к порту маски режима устройст10

35 четвертого разряда байта состояния устройства о режиме свободной шины в том случае, когда ПФУ сняло сигнал занятости информационной шины и в устройстве не производится выбор активного ПФУ

Введение первого элемента ИЛИ и его связей обеспечивает поддержание информационных выходов второго регистра в режиме чтения информации сначала при поступлении сигнала обращения к порту номера активного ПФУ, а затем при наличии на выходе устройства сигнала выбора активного ПФУ, Введение второго элемента ИЛИ и его связей обеспечивает формирование обобщенного сигнала записи данных в ПФУ как в режиме ПДП, так и в режиме прерываний, Введение третьего элемента ИЛИ и его связей обеспечивает формирование обобщенного сигнала обмена данными между системным модулем и ПФУ как в режиме

ПДП, так и в режиме йрерываний главного процессора.

Введение четвертого элемента ИЛИ и его связей обеспечивает поддержание информационных выходов"третьего регистра в режиме чтения информации сначала при поступлении сигнала обращения к порту данных при записи информации в ПФУ, а затем до завершения приема байта данных ПФУ, после чего ПФУ снимает сигнал запроса со входа устройства.

Введение пятого элемента ИЛИ и его связей обеспечивает формирование обобщенного сигнала чтения данных иэ ПФУ как в режиме ПДП, так и в режиме прерывания главного процессора.

Введение шестого элемента ИЛИ и его связей обеспечивает передачу на линию запроса прерывания главного процессора сигналов запросов прерывания как при обмене очередным байтом данных в режиме прерывания процессора; так и при завершении выполнения команды ввода-вывода, Введение седьмого элемен1 а ИЛИ и его связей обеспечивает сброс четвертого и пя15

1751775 ва на время, необходимое для установки кода маски на информационных входах первого регистра, Введение третьего элемента задержки и его связей обеспечивает задержку сигнала обращения к порту номера активного ПФУ на время, необходимое для установки кода номера активного ПФУ на информационных входах второго регистра.

Введение четвертого элемента задержки и его связей обеспечивает задержку сигнала обращения к порту данных при их записи в

ПФУ на время, необходимое для установки очередного байта данных нэ информационных входах третьего регистра.

Введение пятого элемента задержки и

его связей обеспечивает задержку сигнала записи данных в третий регистр в режиме

ПДП на время, необходимое для установки байта данных на информационных входах третьего регистра.

В ведение шестого элемента задержки и его связей обеспечивает задержку сигнала выбора активного ПФУ на время, необходимое для установки номера активного ПФУ на вторых информационных входах — выходах устройства, На фиг.1, 2 приведена функциональная схема устройства для сопряжения магистрали ЭВМ с периферийными устройствами; на фиг.3 — временные диаграммы работы устройства в фазах считывания байта состояния устройства и программного сброса; на фиг.4 — тоже, в фазе записи в ПФУ команды в режиме прерываний главного процессора; нэ фиг,5 — то же, в фазе записи в ПФУ данных в режиме прямого доступа к памяти, Устройство для сопряжения магистрали

ЭВМ с периферийными устройствами содержит первый — третий шинные формирователи 1 — 3, первый — третий регистры 4-6, первый — шестой триггеры 7 — 12, первый 13 и второй 14 дешифраторы, счетчик 15, элемент И-ИЛИ 16, первый — пятнадцатый элементы И 17-31, первый — четвертый элементы И-НЕ 32 — 35, первый-восьмой элементы ИЛИ вЂ”.HE 36 — 43, первый-седьмой элементы ИЛИ 44-50, первый — шестой элементы 51-56 задержки, первый 57 и второй

58 инверторы, а также две группы входов и выходов. Первая группа включает шины и линии системной магистрали s стандарте интерфейса М-BUS. Обозначение, назначение и номера входов-выходов этих шин и линий приведены в табл.1, Вторая группа включает шины и линии интерфейса SCSI.

Обозначения, назначение и номера этих шин и линий приведены в.табл.2.

В устройстве первая входная-выходная информационная шина DA 59 устройства подключена к первым информационным входам — выходам А первого шинного формирователя 1, вторые информационные входы — выходы В которого подключены к

5 информационным выходам А второго шинного формирователя 2, Информационные входы В второго шинного формирователя 2 подключены к второй входной-выходной информационной шинеДВ устройства, Пять

10 выходов первого дешифратора 13 подключены к первому ВО, второму В1, третьему

В2, четвертому ВЗ и восьмому В7 информа ционным входам третьего шинного формирователя 3, Первый выход ДМА первого

15 регистра 4 подключен к первому входу первого элемента И17, выход первого элемента И-НЕ 32 подключен к синхровходу первого триггера 7, Вторые информационные входы-выходы В первого шинного

20 формирователя 1 подключены к информационным входам 4, второго 5, третьего 6 регистров, к информационным выходам А третьего шинного формирователя 3 и к входам первого элемента ИЛИ-НЕ 36, выход

25 которого подключен к информационному входу второго триггера 8. Выход второго триггера 8 подключен к первым входам вто-рого элемента И 18 и второго элемента

ИЛИ вЂ” НЕ 37, выход котооого является выхо30 дом общего сброса RESFT 71 устройства, Второй вход второго элемента ИЛИ-НЕ 37 подключен к входу общего сброса RESET 63 устройства, а второй вход второго элемента

И 18 подключен к входу 62 синхропоследо35 вательности С Кустройства. Выходвторого элемента И 18 подключен к счетному входу счетчика 15, выход переполнения которого подключен к своему входу сброса и к входу . сброса второго триггера 8. Входная эдрес40 ная шина А60 подключена к информационным входам второго дешифратора 14, к входам третьего элемента И 19 и третьего элемента ИЛИ вЂ” НЕ 38, выходы которых подключены соответственно к первому и второ45 му входам четвертого элемента И 20. Выход четвертого элемента И 20 подключен к управляющему входу второго дешифратора

14, первый выход которого подключен к первым входам пятого 21 и шестого 22

50 элементов И; Второй вход второго дешифратора 14 подсоединен к первым входам седьмого элемента И 23 и второго элемента И-HE 33. Третий выход второго дешифратора 14 подключен к первому входу

55 восьмого элемента И 24, Четвертый выход второго дешифратора 14 подключен к первому входу девятого 25 элемента И. Выходы пятого 21, шестого 22, седьмого 23, восьмого 24 и девятого 25 элементов И, второго элемента И-HE 33 подключены к первым

1751775

18 шести входам четвертого элемента ИЛИН Е 39, выход которого подключен к первому управляющему входу DE первого шинного формирователя 1, второй управляющий вход Т которого к входу 64 ввода TOR устройства. Вход 66 запрета обращения к портам ввода — вывода AEN устройства подключен к . первым входам пятого 40 и шестого 41 элементов ИЛИ-НЕ. вторые входы которых подключены соответственно к входам вывода IOR 64 и ввода EW 65 устройства. Выход пятого элемента ИЛИ HE 40 подключен к вторым входам шестого элемента И 22 и второго элемента И-НЕ ЗЗ, Выход шестого элемента ИЛИ вЂ” НЕ 41 подключен к вторым входам пятого 21, седьмого 23, восьмого 24 и девятого 25 элементов И. Выход седьмого элемента И 23 через первый элемент задержки 52 подключен к синхровходу второго триггера 8, выход девятого элемента И 25 через второй элемент задержки 53 подключен к синхровходу первого регистра 4. Выход восьмого элемента И 24 через третий элемент задержки 53 подключен к управляющему входу записи STB второго регистра 5, к синхровходу третьего триггера 9 и к первому входу первого элемента ИЛИ 44. Выход пятого элемента И 21 через четвертый элемент задержки 54 подключен к первому входу второго элемента ИЛИ 45, выход которого подсоединен к управляющему входу записи STB третьего регистра 6, к синхровходу четвертого триггера 10, к первым входам третьего 46 и четвертого 47 элементов

ИЛИ. Выход четвертого триггера 10 подключен к второму входу четвертого элемента

ИЛИ 47, выход которого подсоединен к управляющему входу считывания ДЕ третьего регистра 6, информационные выходы второго 5 и третьего 6 регистров подключены к выходной информационной шине ДВ61 устройства,.Первый выход ДМА первого регистра 4 подключен к входам обоих элементов

И элемента И-ИЛИ 16, выход которого подключен к первому входу первого элемента

И вЂ” НЕ 32. Второй инверсный выход ДМА первого регистра 4 подключен к первому входу седьмого элемента ИЛ И вЂ” Н Е 42, второй вход которого подключен к управляющему входу 67 устройства подтверждения режима ПДП DACK, а выход подключен к седьмому входу четвертого элемента ИЛИНЕ 39, к первому входу третьего элемента

И вЂ” НЕ 34 и к прямым входам десятого 26 и одиннадцатого 2" элемента И, инверсные входы которых подключены соответственно к управляющим входам ввода LONI 65 и вы вода!Ой 64 устройства. Выход десятого элемента И 26 через пятый элемент задержки

55 подключен к второму входу второго элемента ИЛИ 45. Выход одиннадцатого элемента И 27 подключен к первому входу пятого элемента ИЛИ 48, выход которого подсоединен к второму входу третьего эле5 мента ИЛИ 46 и к первому управляющему входу ДЕ второго шинного формирователя 2.

Второй вход пятого элемента ИЛИ 48 подключен к второму входу четвертого элемента

ИЛИ-НЕ 39. Выход третьего элемента ИЛИ

10 46 подключен к инверсному входу двенадцатого элемента И 28 и к синхровходу пятого триггера 11, инверснйй выход кото ого является выходом подтверждения АСК О 75 устройства. Вйход двенадцатого элемента тринадцатого элемента И 29, выход которого-к первому входу шестого элемента ИЛИ

49. Выход шестого 12 триггера подключен к вторым входам первого 17 и тринадцатого

2Q элементов И. Выходы первого элемента

И 17 и шестого элемента ИЛИ 49 являются соответственно выходами запроса на обслуживание каналом контроллера ДМА 70 и запроса прерыванйя к контроллеру прерывания системного модуля 69, выход первого триггера 7 подключен к второму входу шестого элемента ИЛИ 49, 30 Управляющий вход 73 занятия информационной шины BUSY подсоединен к первому входу четырнадцатого элемента И 30, а через первый инвертор 57 подключен к первому входу-восьмого элемента ИЛ И-Н Е

43, к второму входу первого элемента И-НЕ

32 и к шестому информационному входу В5 третьего шинного формирователя 3.

Выход восьмого элемента ИЛИ вЂ” НЕ 43 подключен к пятому информационному входу

В4 третьего шйнного формирователя 3, Вто40 рой вход третьего элемейта И-HE 34 подсоединен к входу 68 извещения о завершении обмена данными в режиме ПДП ТIС устройства, а выход — к третьему входу первого эле45 мента И-НЕ 32. Выход второго элемента И-HE

33 подключен к первому управляющему входу ДЕ третьего шинного формирователя 3 и к первому входу пятнадцатого элемента И

31, выход которого подключен к инверсному

50 входу сброса первого триггера 7, Выход третьего триггера 9 подключен к второму входу перд го" элемента ИЛИ 44, к первому входу и через шестой элемент задержки 56 к второму входу четвертого элемента

И вЂ” НЕ 35, выход которого является выходом

72 выбора ПФУ SELECT устройства. Выход первого элемента, ИЛИ 44 подключен к входу разрешения чтения ДЕ второго регистра 5.

Выход третьего триггера 9 подключен к второму входу восьмого элемента И 43. Вход

15 И 28 подключен к инверсному входу сброса шестого триггера 12. Третий выход INT пер-, вого регистра 4 подключен к первому входу

1751775

74 запроса устройства REQVCST подключен к прямому входу седьмого элемента ИЛИ 50, а через второй инвертор 58 к синхровходу шестого триггера 12 и седьмому информационному входу В6 третьего шинного формирователя 3, выход второго элемента ИЛИ вЂ” Н Е 37 подключен к инверсному входу сброса первого регистра 4, к инверсному входу седьмого элемента ИЛИ 50, к прямому входудвенадцатого 28 элемента И, к вторым входам четырнадцатого 30 и пятнадцатого 31. элементов И, Выход четырнадцатого элемента И 30 и седьмого элемента ИЛИ 50 подключены к входам сброса:соответственно третьего 9 и четвертого 10, пятого 11 триггеров. Выходы вы. вод/ввод (1/О) 78, команда/данные (С/Д) 77 в передачи байта состояния ПФУ (MESSAGE)

76 подключены соответственно к первому, второму и трвтьему входам первого дешифратора 13, первый и второй выходы которого подключены к вторым входам соответственно ,первого и второго элементов И элемента И—

ИЛИ 16, Вторые управляющие T-входы второго 2 и третьего 3 шинных формирователей . подключены к шине логического нуля, Информационные входы первого 7, третьего 9, четвертого 10, пятого 11, шестого 12 триггеров подключены к шине логической едийицы.

Рассмотрим назначение элементов схемы устройства сопряжения, Двунаправленный шинный формирователь 1 обеспечивает обмен данными внутренней шинной устройства и системной шиной ДА в двух направлениях, Обмен в обоих направлениях производится восьмиразрядными словами. Направление передачи данных определяется "сигналом системной шины IOR. поступающим с входа устройства 64 на T-вход формирователя 1, Прийулейбм значении этого сигнала передача производится в направлении от В к А, при единичном значении сигнала от А к В.

Передача информации через формирователь 1 разрешается только при нулевом сигнале на его входе ДЕ, поступающем с выхода элемента ИЛИ-НЕ 39, Шинный формирователь 3 обеспечивает передачу байта состояния устройства и некоторых сигналов интерфейса SCSI. Передача информации производится только в одном направлении от В к А, для чего на управляющий Т-вход поступает сигнал логического нуля. Передача байта состояния во внутреннюю шину устройства осуществляется при нулевом сигнале на ДЕ-входе формирователя 3, который пос упает с выхода элемента И вЂ” HE 33 и является сигналом

D321 STATUS элемента И-НЕ 33 и является сйгналом также адресации фиктивного порта с номером 321, принимающим активное

20

25 ПФУ (порт 322) и служит для выбора одного

35

45 Регистр 6 является буфером данных

5

10 значение в режиме считывания. Значение разрядов байта и их описание приведено в табл.3.

Регистр 4 является двухразрядным регистром маски (порт 323) и предназначен для установки режима передачи данных.

При единичном значении nepeoro разряда обмен данными между ЭВМ и ПФУ производится в режиме прямого доступа к памяти (ПДП), при единичном значении второго разряда обмен информацией производится в режиме передачи прерываний к процессору. Запись кода маски производится в регистр 4 из внутренней шины устройства по переднему фронту сигнала W323MASK, который является сигналом адресации 323 порта в режиме записи и поступает на син-. хровход регистра 4 с выхода элемента И 25 через элемент задержки 52. Сброс регистра 4 в нуль осуществляется нулевым сигналом RESET сброса, поступающего с выхода элемента ИЛИ вЂ” НЕ 37 на R-вход регистра 4,, Регистр 5 является регистром номера из ПФУ, имеющих общую схему управления (контроллер). Запись унитарного кода номера П ФУ в регистр 5 осуществляется из внутренней ши ны устройства сигналом

W322SELECT, который является сигналом адресации порта с номером 322 и поступает на управляющий вход STB регистра 5 с выхода элемента И 24 через элемент задержки

53. Этот же сигнал, пройдя через элемент

ИЛИ 44 по второму управляющему входу ДЕ регистра 5, разрешает считывание информации с информационных выходов в выходную шину устройства ДВ 61, Режим считывания с выходов регистра 5 затем удерживается в течение времени, достаточного для выбора ПФУ сигналом с прямого выхода триггера 9, который поступает на управляющий вход ДЕ регистра 5 через второй вхбд элемента ИЛИ 44, (порт 320), подлежащих передаче от системной шины к входной шине ДВ для последующей записи в ПФУ, Запись в регистр 6 осуществляется сигналом 1/Ч3200АТА, который является сигналом адресации порта с номером 320 в режиме записи и поступает на управляющий вход STB регистра 6 с выхода элемента И 21 через элементы ИЛИ 45 и 46 и элемент задержки 54, Этот же сигнал пройдя через элемент ИЛИ 47, обеспечивает подключение информационных выходов регистра 6 к выходной информационной шине ДВ устройства 61, Затем подключение информационных выходов регистра и выходной информационной шины 61 устройст21

1751775

22 ва сохраняет на необходимое время единичный сигнал с выхода триггера 10, который поступает на управляющий вход ДЕ регистра через второй вход элемента ИЛИ 47.

Триггер 8 ооеспенивеег фсриироеение управляющего сигнала RESET сброса устройства и ПФУ заданной длительности, со. ставляющей в стандарте интерфейса SCSI не менее 25 мкс, при программном сбросе, Установка триггера 8 в единичное состояние осуществляется передним фронтом сигнала W321RESET, который адресует фиктивный порт сброса с номером 321 в режиме записи и вырабатывается элементом И 23. Установка триггера 8 в единичное состояние осуществляется только при нулевой инфоомации во входной шине данных

ДА 59, о чем свидетельствует единичный сигнал на выходе элемента ИЛИ вЂ” HE 36, поступающий на Д-вход триггера 8. Сброс триггера в нуль по асинхронному R-входу по истечении 25 мкс осуществляется сигналом переполнения счетчика 15.

Триггер 9 обеспечивает формирование сигнала SELECT на выходе устройства. Информационный вход триггера подключен к шине логической единицы. Запись в триггер

9 единицы осуществляется по переднему фронту сигнала W322SELECT, который является сигналом адресации порта номера активного ПФУ, и формируется элементом

И 24. Сброс триггера 9 осуществляется по инверсному асинхронному R-входу нулевым сигналом с выхода элемента И 30, который вырабатывается либо в случае подтверждения выбора ПФУ сигналом BUSY с входа 73 устройства, либо в случае общего сброса сигналом RESET, Сигнал с прямого выхода триггера 9 поступает на выход SELECT 72 .. устройства через элемент задержки 56 и элемент И вЂ” НЕ 35. Сигнал с выхода триггера

9 поступает также на вход элемента ИЛИНЕ 43 для формирования четвертого разряда байта состояния.

Триггер 10 обеспечивает формирование сигнала для удержания в режиме считывания по управляющему ДЕ-входу буферного регистра данных 6, Устанавливается триггер 10 в единичное состояние сигналом

W320 DATA, который является адресом порта с адресом 320 в режиме записи данных и формируется элементом И 21. Сброс тригге- ра 10 осуществляется либо сигналом RESET в случае общего сброса, либо единичным значением сигнала REQUEST, поступающим с входа устройства 74 и подтверждающего факт записи байта данных в ПФУ с выходной информационной шины ДВ устройства 61. Единичный сигнал с выхода триггера 10. поступая через элемент ИЛИ 47

10 на второй управляющий вход ДЕ регистра 6, поддерживает его информационные выхо ды в открытом состоянии.

Триггер 11 предназначен для формирования управляющего сигнала ААХМ в стандарте интерфейса SCSI на выходе 75 устройства. Установка триггера 11 в единичное состояние производится сигйалом с вы. хода элемента ИЛИ 46 при адресации порта

320 в режимах записи или считывания сигналами W/3200АТА или R3200ATA, когда производится обмен данными "между системной шиной и ПФУ, Сброс триггера 11 осуществляется либо сигналом элемента

15 ИЛИ 50 в случае общего сброса, либо в случае снятия ПФУ сигналом REQUEST при подтверждении получейия информации от устройства, Триггер 12 обеспечивает формирование

20 сигнала готовности ПФУ к обмену информацией с системной виной ЭВМ в режиме прерываний, когда сигнал с выхода триггера

12 через элемент И 29 передается на выход

69 устройства в качестве сигнала системной

25 шины IRQ (запрос прерывания), либо в режиме прямого доступа к памяти, когда сигнал с выхода триггера 12 через элемент И 17 передается на выход 70 (запрос на обслуживание каналом контроллера ДМА). Установ30 ка триггера 12 в единичное значение производится передним фронтом проин. вертированного сигнала REQUEST, посту- пающего с выхода инвертора 58 на синхровход триггера 12. Сброс трйггера 12

35 осуществляется нулевым сигналом с выхода элемента И 28 либо в случае общего сброса (сигнал RESET), либо в случае инициализации ЭВМ процедуры обмена информации (сигнал ы И3200АТА, R3200ATA).

40 Триггер 7 прерывания обеспечивает формирование сигнала гготовности ПФУ и устройства сопряжения к приему очередной команды ввода-вывода процессора по при- чине завершения предыдущей. Он устанав45 ливается в единичное состояние передним фронтом сигнала с выхода элемента И вЂ” НЕ

32, который формируется в трех случаях; если освобождается шина данных, т.е. сигнал BUSY на входе 73 устройства принима50 ет единичное значение; при окончании фазы выполнения команды в режиме прямого до. ступа; если текущий цикл передачи информации в режиме прямого доступа к памяти является последним.

55 Сброс триггера 7 в нуль осуществляется нулевым сигналом элемента И 31, который вырабатывается либо в случае общего сбро-. са по команде RESET, ëèáo при обращении к порту 321 по сигналу R321STATUS для считывания байта состояния устройства.

1751775

Дешифратор 13 предназначен для формирования 0-3 и 7 разрядов байта состояния устройства, которые вырабатываются из входных сигналов 1/0(вход 78), С/Д(вход

77) и MESSAGE (вход 76) устройства, Дешифратор 14 служит для дешифрации двух младших разрядов адресного кода, поступающего из системной магистрали на адресный вход 60 устройства, для адресации портов ввода-вывода устройства сопряжения, На управляющий V-вход дешифратора 14 поступает сигнал с выхода элемента И 20, который принимает единичное значение в том случае, когда старшие восемь разрядов адресного кода на входе 60 устройства имеют значение А=(11001000ХХ|2=(32 Х)ы, где Х вЂ” неопРеделенные разряды, т,е, адресации подлежат порты, начиная с 320, которые принадлежат рассматриваемому устройству, Выходные сигналы дешифратора 14 используются для управления адресуемыми элементами устройства.

Счетчик 15 обеспечивает формирование временного интервала, равного 25 мкс, в твнвнив которого нв выход 71 устроиствв должен удерживаться сигнал RESET общего сброса при программйом сбросе устройства и ПФУ. Счетные импульсы на счетный вход счетчика 15 поступают с входа 62 устройства через элемент И 18, который их пропускает в случае программного сброса.

Импульсная последовательность на входе

62 устройства является синхропоследовательностью CLK системной магистрали, период следования импульсов которой равен

25 нс. Выход счетчика 15 является выходом переполнения, единичный сигнал на котором появляется после прихода сотого счетного импульса, Единичный сигнал с выхода счетчика поступает на свой вход сброса, а также на вход обнуления триггера 8;

Элемент И вЂ” ИЛИ 16 служит для формирования сигнала в режиме прямого доступа к памяти, о чем говорит единичный сигнал, поступающий на обе схемы И элемента c первого выхода ДМА регистра маски и, о . том, что устройство выполняет ввод или вывод данных, о чем говорят едйничные сигналы либо с первого,.либо с второго выхода дешифратора 13. Выходной сигнал элемента И-ИЛИ 16 поступает на вход элемента И

32 и используется для формирования сигнала запроса прерывания устройства по окончании выполнения команды, Элемент И 17 служитдля формирования сигнала запроса DRQ на обслуживание контроллером ДМА (прямого доступа к памяти) на выходе 70 устройства. Этот сигнал принимает единичное действующее значесигнала ha выходе элемента ИЛИ-НЕ 40.

50 Элемент И 24 формирует сигнал

W322SELECT адресации порта номера активного ПФУ с адресом 322 в режиме записи из системной шины в устройстве, Этот сигнал принимает единичное значение при возбуждении третьего выхода дешифратора

14 и при единичном значении сигнала на выходе элемента ИЛИ вЂ” НЕ 41, Элемент И 25 формирует сигнал

W/323MASK адресации порта маски режима работы устройства с адресом 323 в режиме

40 ние в том случае, если режим ПДП задан маской режима, о чем говорит единичный сигнал, поступающий на вход элемента И 17 с выхода первого разряда регистра маски 4, и при наличии запроса от ПФУ на обслуживание, о чем говорит единичный сигнал, поступающий с выхода триггера 12 на второй вход элемента И 17.

Элемент И 18 обеспечивает передачу синхроимпульсов последовательности CLK с входа 62 устройства на счетный выход счетчика 15 при программно заданном сбросе устройства и ПФУ, о чем свидетельствует единичное состояние триггера 8, Элемент И 19 является элементом дешифратора адреса порта ввода-вывода устройства и формирует единичный сигнал в том случае, еслй десятый девятый и шестой разряды адресного кода на входе 60 устройства принимают значение единицы, Элемент И 20 является элементом дешифратора адреса порта ввода-вывода устройства и формирует единичный сигнал разрешения работы дешифратора 14 е том случае, если в восьми старших разрядах адресного кода записано число А

=(11001000}2.

Элемент И 21 формирует сигнал

W320DATA адресации порта с номером 320 в режиме записи данных из системной шины в устройство, о чем свидетельствуют единичные сигналы на входах элемента, поступающие с первого выхода дешифратора 14 и с выхода элемента ИЛИ-НЕ 41, Элемент И 22 формирует сигнал

R320DATA адресации порта с номером 320 в режиме чтения данных в системную шину, о чем свидетельствуют единичные сигналы на входах элемента, поступающие с первого выхода дешифратора 14 и с выхода элемента ИЛИ вЂ” НЕ 40.

Элемент И 23 формирует сигнал

W321RESET адресации фиктивного порта с номером 321 в режиме записи из системной шины и служит для программного сброса устройства и ПФУ. Единичное значение принимает при возбуждении второго выхода дешифратора 14 и единичном значении твв

1751775

25

20

50 записи из системной шины в устройство.

Сигнал принимает единичное значение при возбуждении четвертого выхода дешйфратора 15 и при единичном значении сигнала на выходе элемента ИЛИ-НЕ 41.

Элемент И 26 формирует сигнал О работе устройства в режиме записи информации из системной шины при прямом доступе к памяти, Единичный сигнал на выходе этого элемента будет присутствовать в том случае, если на выходе 65 устройства прис ггсттвует нулевой действующий сигнал IQtIN системной магистрали и в то же время с выхода элемента ИЛИ-НЕ 42 поступает единичный сигнал, свидетельствующий о работе устройства в режиме ПДП, Элемент И 27 формирует сигнал о работе устройства в "режиме считывания информации из ПФУ в системную шину при прямом достуйе к памяти, Нулевой сигнал

10К ввода информации в ЭВМ поступает на

-. инверсный вход элемента И 27 с входа 64 устройства.

Элемент И 28 формирует нулевой сигнал сброса триггера 12 запроса ПДП, вопервых, при общем сбросе сигналом RESET, поступающим с выхода элемента ИЛИ-НЕ

37 на прямой вход элемента И 28, во-вторых, при удовлетворении запроса на обслуживание контроллером ДМА, о чем свидетельствует нулевой сигнал, поступающий с выхода элемента ИЛИ 46 на инверсный вход элемента И 28, Элемент И 29 формирует сигнал IRQ запроса прерывания к процессору ЭВМ, который поступает на выход 69 устройства через элемент ИЛИ 49 в том случае, если в устройстве установлен режим обмена данными по запросам прерывания, о чем свидетельствует единичный сигнал с выхода второго разряда регистра 4 маски и триггер

6 запроса находится в единичном состоянии.

Элемент И ЗО формирует нулевой сигнал сброса триггера 9 либо при общем сбросе по сигналу RESET. поступающему на первый вход элемента И 30, либо при подтверждении выбора, адресуемого ПФУ. о чем свидетельствует нулевой сигнал BUSY, поступающий с входа 73 устройства на второй вход элемента И 30.

Элемент И 31 формирует нулевой сигнал сброса триггера 7 запроса прерывания, во-первых, при общем сбросе по сигналу

RESET, поступающего на первый вход элемента И 31, во-вторых. при поступлении на .и " и "

R321STATUS с выхода элемента И-НЕ 33, что говорит о начале обработки запроса прерывания микропроцессором ЭВМ.

Элемент И-HE 32 формирует сигнал установки в единицу триггера 7 запроса ripeрывания, Единичный фронт на его инверсном выходе появляется, во-первых, при окончании выполнения процедуры обмена данными в режиме ПДП, о чем свидетельствует снятие единичного сигнала с выхода элемента ИИЛИ 16, во-вторых, при освобождении шины данных. о чем свидетельствует снятие единичного сигнала BUSY с выхода инвертора 57, и, в-третьих, когда текущий цикл передачи информации в режиме ПДП является последним, о чем свидетельствует появление нулевого сигнала на выходе элемента И-Н Е 34, Элемент И вЂ” НЕ ЗЗ формирует сигнал

Дбх19ТДТ05 адресации порта с номером

321 в режиме чтения в общую магистраль байта состояния устройства. Этот сигнал принимает нулевое действующее значение при возбуждении второго выхода дешифратора 14 и при появлении единичного сигнала на вь1ходе ИЛИ-НЕ 40, 25 Элемент И вЂ” НЕ 34 формирует нулевой сигнал завершения процедуры обмена информации в режиме ПДП. Для этого на первый выход элемента И-НЕ 34 поступает единичный сигнал с выхода элемента ИЛИНЕ 42 о том, что устройство работает в режиме ПДП, а на второй вход с входа 68 устройства поступает сигнал Т/С о том, что текущий цикл обмена информацией в режиме ПДП является последним.

Элемент И вЂ” НЕ 35 передает на выход устройства 72 сигнал БЕЗВЕСТ выбора адресуемого ПФУ с некоторой задержкой, определяемой элементом задержки 56.

Элемент ИЛИ-НЕ 36 формирует единичный сигнал на информационном входе

:триггера 8 программного общего сброса при отсутствии информации во внутренней шине устройства.

Элемент ИЛИ вЂ” НЕ 37 формирует обоб45 щенный сигнал сброса ITESET нэ выходе 71 устройства, во-первых, при сбросе после включения питания, о чем свидетельствует сигнал RESET на входе 63 устройства, и, во-вторых, при программном сбросе. когда триггер 8 устанавливается в единичное состояние, Элемент ИЛИ-НЕ З8 является частью дешифратора адреса порта ввода-вывода устройства, на его входы поступают 8, 7, 5, 4 и 4-й разряды адресного кода А с входа 60 устройства. При адресации 32 порта вводавывода на выходе элемента ИЛИ-НЕ 38 появляется единичный сигнал, Элемент ИЛИ-HE 39 формирует нулевой разрешающий сигнал, поступающий на

27

28 управляющий вход ДЕ первого шинного формирователя 1 и разрешающий передачу через него информации в том случае, если адресуется один из портов ввода-вывода устройства. Для этого на его входы поступают все сигналы адресации портов ввода — вывода и сигнал захвата сйстемной шины

ДАСК контроллером ДМА при исполнении режима ПДП.

Элемент ИЛИ-НЕ 40 передает инверсное значение сигнала IOR чтения информа ции из ПФУ для формирования сигналов обращения к портам ввода-вывода устройства в режиме считывания элементами И 22 и И-НЕ 33 при условии, если контроллер

ДМА не адресует оперативную память, о чем свидетельствует нулевой сигнал AEN на входе 66 устройства..

Элемент ИЛИ вЂ” НЕ 41 передает инверсное зйачение сигнала tOW — записи информации в ПФУ для формирования сигналом обращенйя к портам ввода-вывода устрой:ства в режиме заггиси элементами И 21, И

23 и И 24, И 25 при условии, если контроллер

ДМА не адресует оперативную память в это время, Элемент ИЛИ вЂ” НЕ 42 формирует сигнал, : единичйое значение которого свидетельствует о работе устройства в режиме.ПДП, о чем свидетельствует нулевое значение сигналов, поступающих íà его внходы, во-первых, с входа 67 устройства сигнала DACK o

: захвате системной шины контроллером

ДМА и, во-вторлах, с инверсного выхода пер-. вого разряда регистра маски режима 4 сиг.. нала ДМА об установке в устройстве режима ПДП.

Элемент ИЛИ вЂ” НЕ 43 формирует сигнал

BUSFREE, единичное значение которого свидетельствует о том, что устройство не использует системную шину. Этот сигнал. используется в четвертом разряде байта состояния. Сигнал на выходе элемента

ИЛИ-НЕ 43 имеет значение, если ПФУ выставило на входе 73 сигнал BUSY = 1, что говорит о том, что ПФУ не использует системную шину, и с инверсного выхода триггера 9 снимается единичное значение, . сигнала, что говори о -.ом, что устройство не выбирает какое-либо из подключенных к нему ПФУ, Элемент ИЛИ 44 формирует сигнал, поступающий на DE-вход регистра 5 адреса активного ПФУ и разрешающий считывание информации с его выходов. Считывание информации разрешается, во-первых, при адресации 322 порта в режиме записи для передачи номера выбираемого ПФУ в выходную айну данных 61 и,.во-вторых, при сохранении на выходе треггера 9 единично10

35 Элемент ИЛ И 48 формирует сигнал чтения байта данных их ПФУ через шинный

50 пользованием прерываний процессора.

55 Элемент И 50 служит для обнуления вход 74 устройства.

ro сигнала до тех пор, пока выбор и подключение адресуемо о ПФУ не произойдет, о чем будет свидетельствовать нулевое значение сигнала BUSY на входе 73 устройства, Элемент ИЛИ 45 формирует сигнал записи байта данных в буферный регистр 6 из системной шины на его разрешающем STBвходе в том случае, если адресуется порт с номером 320 в режиме записи в ПФУ, либо в устройстве осуществляется запись информации в ПФУ в режиме прямого доступа к памяти, о чем свидетельствует единичный сигнал с выхода элемента И 26.

Элемент И 46 формирует обобщенный сигнал о том, что устройство ведет обмен данными между системной шиной и ПФУ либо в режиме записи (единичный сигнал с выхода элемента ИЛИ 45), либо в режиме чтения (единичный сигнал с выхода элемента ИЛИ 48). Этот сигнал используется для установки триггера 11 подтверждения захвата системной шины в единичное значение и сброса триггера запроса 12.

Элемент ИЛИ 47 формирует сигнал разрешения счйтывания информации с выходов буферного регистра 6 с момента его. адресации единичным сигналом с выхода элемента ИЛИ 45 до момента получения этой информации ПФУ, о чем свидетельствует снятие нулевого сигнала REQUEST c входа устройства 74, что вызовет сброс в нуль триггера 10, прямой выход которого подкл ючен к входу элемента ИЛ И 47. формирователь 2, который поступает на его

ДЕ-выход, Единичный сигнал на выходе элемента ИЛИ 48 вырабатывается либо при адресации порта с номером 320 в режиме чтения из ПФУ, о чем говорит единичный сигнал с выхода элемента И 22, либо при чтении информации в режиме ПДП, о чем говорит единичный сигнал с выхода элемента И 27, Элемент И 49 передает сигнал iRQ запроса прерывания на выход 69 устройство либо с выхода триггера запроса прерывания

7, когда завершена очередная процедура ввода-вывода, либо с выхода триггера 12, через элемент И 29, когда запрос аыстаалает ПФУ путем подачи сигнала REQUEST и в устройстве установлен режим обмена с истриггера 10 и 11, во-первых, при поступлении сигнала RESET общего сброса, ао-аторых, при снятии сигнала REQUEST запроса на обслуживание от ПФУ, поступающего на

1751775

Элемент задержки 51 обеспечивает задержку сигнала адресации W321RESET на время, достаточное для установки на информационном входе триггера 8 программного общего сброса устойчивого сигнала единицы.

Элемент задержки 51 обеспечивает задержку сигнала адресации W321RESET на время, достаточное для установки на информационном входе триггера 8 программного общего сброса устойчивого сигнала единицы.

Элемент задержки 52 обеспечивает задержку сигнала адресации W323MASK на время, достаточное для установки на информационных входах регистра 4 маски режима устойчивого значения кода маски, Элемент задержки 53 обеспечивает задержку сигнала адресации W322SELECT на время, достаточное для установки на информационных входах регистра 5 номера активного ПФУ устойчивого значения унитарного кода номера ПФУ, Элемент задержки 54 обеспечивает задержку сигнала адресации W320DATA на время. достаточноедля установки на информационных входах буферного регистра 6 устройчивого значения байта записываемых в

ПФУ данных.

Элемент задержки 55 обеспечивает задержку сигнала с выхода элемента И 26 на время, достаточное для установки на информационных входах буферного регистра 6 устойчивого значения байта записываемых данных, Элемент задержки 56 задерживает появление сигнала SELECT на выходе 72 устройства на время, необходимое для установки кода номера активного ПФУ на выходной информационной шине 61..

Инвертор 57 предназначен для получения инверсного значения сигнала занятия

ПФУ системной шины BUSY.

Инвертор 58 предназначен для получения инвертированного значения сигнала запроса обслуживания ПФУ REQUEST, Рассмотрим работу устройства сопряжения, После включения питания систем- ный модуль ЭВМ посылает на вход 63

45 устройства сигнал RESET положительной 50 полярности, Этот сигнал, пройдя через элемент ИЛИ-НЕ 37, будет выставлен на выходе 71 устройства в виде инверсного сигнала

RESET, который поступает в ПФУ и устанавливает узлы в исходное состояние, Длительность сигнала должна быть не менее 25 мкс.

Одновременно нулевой сигнал с выхода элемента ИЛИ-НЕ 37 сбрасывает в нуль регистр 4 маски режима, пройдя через элемент И 30, сбрасывает триггер 9 выбора активного ПФУ, проинвертированный элементом ИЛИ 50, сбрасывает в нуль триггеры

10 и 11, пройдя через элемент И 28 и 31, сбрасывает в нуль триггеры 12 и 7 соответственно. После этого устройство готово к выполнению команд процессора ввода-вывода информации, Процедура обращения к ПФУ начинается с чтения из устройства байта состояния.

Эта фаза работы устройства состоит в следующем (см, временные диаграммы на фиг.3). Главный процессор выставляет на адресный вход 60 устройства десятираэрядный адрес порта ввода — вывода с номером

321ые. Через определенное время (50 нс) главный процессор выставляет на вход 64 устройства низкий уровень сигнала IOR. который настраивает шинный формирователь 1 на передачу информации от входов

В к А, т,е. на считывание информации от входов В к А, т,е. на считывание информации из устройства в системную шину через вход — выход 59 устройства, Адресный код

A =(11,001000001)2 распределяется междч элементами неполного адресного дешифратора следующим образом: разряды 10, 9 и 6 поступают на входы элемента И 19, разряды 8, 7, 5, 4 и 3 поступают на входы элемента ИЛИ вЂ” НЕ 38, разряды 2 и 1 на информационный входы дешифратора 14. В результате на выходах элементов И 19 и

ИЛИ-НЕ 38 появляются единичные сигналы, которые создают на выходе элемента И

20 единичный сигнал, чем откроют дешифратор 14 по управляющему V-входу, В результате дешифрации двух младших разрядов адресного кода возбужденным окажется первый выход дешифратора 14, Единичный сигнал с этого выхода поступит, на первый вход элемента И вЂ” НЕ 33. На второй вход элемента И--НЕ 33 поступит с выхода элемента ИЛИ вЂ” НЕ 40 при условии единичного сигнала АЕМ на выходе 66 устройства проинвертированный сигнал IOR. и яиапу нулевой действующий сигнал К321ЯТАТОЯ считывания байта состояния из 321 порта ввода — вывода. Этот сигнал пройдет через элемент ИЛИ-НЕ 39 и по входу ДЕ разрешит работу шинного формирователя 1. В то же время этот сигнал разрешит передачу информации через шинный формирователь 3 и байт состояния считывается через шинные формирователи 3 и 1 в системную шину.

Главный процессор анализирует содержимое четвертого разряда BUSFREE байта состояния. Если этот разряд имеет единичное значение. то устройство и ПФУ находятся в фазе свободной шины и можно

1751775

32 продолжать с ними процедуру инициализации ввода — вывода. В противном случае главный процессор, выяснив причину занятости устройства и ПФУ, может либо ожидать их освобождения, либо произвести их программный сброс, Фаза программного сброса осуществляется следующим образом (см. временные диаграммы на фиг,3). Центральный процессор выставляет на адресный вход 60 устройства адресный код порта ввода-вывода с номером 321 (он может и не сниматься после-считывания байта состояния и выставляться через некоторое время на входе 65 устройства сигнал lOW), При этом на входе

64 присутствует. единичный сигнал tOR, В результате шинный формирователь 1 настраивается на передачу информации от входов А и В, Единичные сигналы, поступающие с первого входа дешифраторэ 14 и с выхода элемента ИЛИ вЂ” НЕ 27, формируют единичный сигнал W321RESET записи информации в 321 порт ввода — вывода на выходе элемента И 23. Этот сигнал, задержанный на элементе задержки 51 на время, необходимое для переключения шинных формирователей 1 и 3, поступает на синхровход триггера 8. Так как на входной информационной шине 59 присутствует нулевая информация, то на выходе элемента

ИЛИ вЂ” НЕ 36 будет присутствовать единичный сигнал, который по переднему фронту сигнала на синхровходе триггера 8 установит триггер 8 в единичное состояние, Единичный выходной сигнал триггера 8, проинвертированный элементом ИЛИ-НЕ

37, поступит на выход 71 устройства в качестве сигнала RESET v вызовет такиеже действия, как при сбросе устройства-и ПФУ при выключении питания, Единичный сигнал с выхода триггера 8 откроет элемент И 18 и синхроимпульсы CLK главного процессора с периодом следования Т = 250 нс с входа 62 устройства будет поступать на счетный вход счетчика 15 через элемент И 18, По прошествии 100 импульсов CLI< счетчик 15 выдаст импульс переполнения, который обнулит счетчик 15 и триггер 8. При этом сигнал

RESET с выхода 71 устройства будет снят, Время действия сигнала RESET будет составлять не менее 25 мкс:

Для инициализации операцйи вводавывода при нахождении устройства и ПФУ в фазе свободной шины главный процессор проводит следующую процедуру,— выбор активного ПФУ. В этой фазе главный процессор посылает в системную шину команду: QUTAL, 322Н (где А1 — унитарный код номера ЛФУ), Работа устройства в этой фазе иллюстрируется временными диаграмма ми на фиг.4.

На адресные входы 60 устройства выставляется адрес порта с номером (322)м

При этом возбуждается второй входдешифратора 14, На информационную шину 59 выставляется унитарный код номера активного ПФУ. Через некоторое время (= 50 нс) на входе 65 выставляется сигнал (OW, который в условии нулевого сигнала AEN инвер5

10 тируется элементом ИЛИ вЂ” НЕ 41 и приводит к формированию на выходе элемента И 24 единичного сигнала W322SELECT, который, во-первых, создаст нулевой сигнал на выходе элемента ИЛИ-НЕ 39 и разрешит

15 передачу информации через шинный формирователь 1 в направлении от А к В, которое определяется единичным сигналом lOR на Т-входе, во-вторых, с задержкой, ойреде20 ляемой элементом задержки 53 запишет унитарный код номера активного ПФУ в регистр 5 и, пройдя через элемент ИЛИ 44, разрешит считывание информации из регистра 5 через входную информационную шину 61. Задержанный сигнал 1И322ЯЕЕЕСТ

25 своим передним фронтом установит триггер

9 в единичное состояние. Единичный сигнал с выхода триггера 9 поступает на вход элемента ИЛИ вЂ” НЕ 43. устанавливает его в ну30 левое состояние, снимая тем самым в четвертом разряде байта состояния сообщение BUSFREE о фазе свободной шины, а через некоторое время, определяемое эле-. ментом задержки 56, сформирует на выходе

35 элемента И вЂ” НЕ 35 нулевой действующий сигнал SELECT на выходе 72 устройства, и поступит на второй вход элемента ИЛИ 44, удерживая регистр 5 в режиме считывания информации по Е вход после снятия сигнала

40 W 322SELECT, :.

Приняв байт номера активного ПФУ, групповой контроллер, осуществив процедуру выбора, выставив на вход 73 устройства сигнал BUSY нулевой уровень которого

45 через элемент И 30 сбросит триггер 9 в нуль. прекратит доступ кода активного ПФУ на входную шину 61 устройства. Пройдя через инвертор 57, сигнал BUSY установит одноименный пятый разряд байта состояния в

50 единицу и через элемент ИЛИ-НЕ 43 про-. должит удержание четвертого разряда

BUSFREE байта состояния в нулевом состоянии. Примерно через 30 нс после появле-ния сигнала BUSY групповой контроллер

55 выставляет на вход 77 устройства сигнал

С/Д (COMMA ND/ОАТА), указывая на начаRo фазы ко. андй.

Запись команды, как и обмен данными, может производиться устройством либо в режиме прямого доступа к памяти ПДП с

1751775 использованием контроллера ДМА, либо в режиме прерываний центрального процессора с использованием контроллера прерываний INT. Режим обмена может устанавливаться и меняться в любое время путем записи в регистр 4 соответствующего двухразрядного кода маски. Для этого код маски в виде двух младших разрядов байта данных выставляется на вход 59 устройства, на шину адреса выставляется адресный код (323)16 и подается сигнал 10W. При этом элементом И 25 вырабатывается сигнал

W323MASK, который с задержкой, определяемой элементом задержки 52, записывает код маски в регистр маски 4, Рассмотрим процессор записи команды. в ПФУ в режиме прерываний главного процессора INT (cM. временные диагрэаммы фиг,3). После появления сигнала BUSY u снятия сигнала SELECT ПФУ выставляет на входе 74 устройСтва нулевой ситнт ал

REQUEST, запрашивая первый байт команды. Этот сигнал после инвертирования элементом HE 58 устанавливает триггер запроса 12 в единичное состояние. Единичный сигнал с выхода второго разряда INT регистра маски 4 удерживает открытым элемент И 29 и сигнал с прямого выхода триггера 12, пройдя открытый элемент И

29 и элемент ИЛИ 49 поступит нэ выход 69 устройства в аиде запроса прерывания

I R Q.

Контроллер прерываний, получив запрос IRQ, извещает об этом главный процессор, который запускает обработчик прерываний, командой INAL, 321Н считывает байт состояния из устройства сопряжения и определяет, что устройство находится в фазе команды (2 разряд байта состояния).

После этого главный процессор выдает команды:

MOVAL, ХХН

0UTAL, 320Н где ХХН вЂ” адрес йервого байта команды памяти ЭВМ.

По команде OUTA 320H на входную информационную шину устройства 59 выставляется первый байт команды из регистра AL, а на адресную шину 60 выставляется адрес порта ввода-вывода 320. Затем генерируется сигналом IOW. B результате возбуждается первый выход шифратора 14 и на выходе элемента И 21 появляется сигнал

W320 DATA, который, пройдя элемент задержи 54, элемент ИЛИ 45, поступит на вход разрешения записи в буферный регистр 6, Первый байт команды запишется в регистр 6. Сигнал W320 DATA через элемент ИЛИ 47 поступит на DE — вход регистра 6 и разрешит считывание информации с

В этом режиме обмен начинается с усТВНоВКН ПФУ на входе 74 устройства сигнала REQUEST. Этот сигнал, пройдя через инвертор 58, установит триггер запроса 12 в единичное значение. Сигнал запроса с выхода триггера 12 проходит через открытый элемент И 17 и поступает на выход устройства 70 в виде сигнала DRQ, Получив сигнал DRQ, контроллер ДМА отвечает разрешением ПДП вЂ” сигналом

DACK, Затем в зависимости от направления

его выходов на выходную шину 61 устройства, Одновременно сигнал с выхода ИЛИ 45 установит в единицу триггер 10, который будет удерживать в от крытом состоянии вы5 ходы регистра 6 после снятия сигнала IOW и, следовательно, счетчика W320DATA. Одновременно сигнал W320DATA пройдет через элемент ИЛИ 46 и установит триггер 11 в единичное состояние. С инверсного выхо10 да триггера 11 сигнал подтверждения

ACKN0 поступит на выход 75 устройства.

Сигнал с выхода элемента ИЛИ 46, пройдя элемент И 28, сбросит триггер запроса 12, снимая тем самым запрос с выхода 69 уст15 ройства, ПФУ, получив сигнал ACKNO, считывает с выходной шины устройства 61 первый байт команды и через некоторое время .(450 нс) снимает с входа 74 устройства

20 сигнал REQUEST. При этоитриггеры 10 и 11 сбрасываются в нуль, "закрывая для чтения буферный регистр 6 и снимая с выхода 75 устройства сигнал ACKNO. На этом цикле передачи первого байта команда завершэ25 ется.

Через некоторое время ("530 нс) после сброса сигнала ACKNO ПФУ готово принять следующий байт команды, Оно вновь выставляет на вход 74 устройства сигнал

30 RFGUE3T и цикл приема очередного байта команды повторяется. После приема последнего байта команды ПФУ снимает сигнал С/Д со входа 77 устройства и устройство переходит в фазу выполнения команды, 35 B этом режиме, если команда предусматривает обмен данными с системной шиной, ПФУ сигналом 1/0(INPUT/OTTPUT) на входе 78 устройства определяет направление обмена. При этом, если передача,.

40 осуществляется от ПФУ к системной ши- . не, то сигнал 1/0 принимает нулевое значение, если от системной шины к ПФУ, то единичное, Рассмотрим работу устройства сопря45 жения в фазе обмена данными в режиме прямота доступа к йамяти, когда единица записана в первый разряд регистра маски 4 (см, временные диаграммы на фиг,5).

36 передачи данных контроллер ДМА выставляет сигнал TOR либо сигнал IOW.

Сигнал DACK, пройдя через элемент . ИЛИ вЂ” НЕ 42, инвертируется и открывает элементы И 26 и И 27. С выхода элемента

ИЛИ-НЕ 42 сигнал DACK поступает на вход элемента ИЛИ-НЕ 39 и разрешает работу шинного формирователя 1, Если передача данных производится от системной шины к

ПФУ, то сигнал IOW с входа 65 устройства инвертируется открытым элементом И 26 и, пройдя элемент задержки 55, элемент ИЛИ

45, разрешает запись информации в буферный регистр 6, а пройдя еще елемент 46, разрешает считывание информации с этого регистра и устанавливает триггер 11 в единичное состояние, При этом на входе 75 выставляется сигнал ACKNO, Единичный сигнал с выхода элемента ИЛИ 46 через элемент И 28 сбрасывает триггер запроса

12. ПФУ считывает информацию выставленйую на информационных входах 59 и снимает сигнал REQUEST, что приводит к сбросу триггеров 10 и I1. Цикл передачи байта информации на этом завершается и ПФУ готовится к приему следующего байта. При передаче информации от ПФУ в системную шину возбуждается вход 64 устройства сигналом IOR. Нулевое значение этого сигнала, поступив на Т-вход шинного формирователя 1, настраивает его на передачу информации от входов В к А. Одновременно, пройдя через открытый элемент И 27, сигнал IOR через элемент ИЛИ 48 поступит на управляющий DE-вход шинного формирователя 2 разрешит передачу информации с информационных входов ДВ 61 на вход ДУ

59 устройства, В то же время сигнал с выхода элемента ИЛИ 48 пройдет на вход элемента ИЛИ 46 и установит триггер 11 в единицу, создавая на выходе 75 устройства активный сигнал ACKNO подтверждения, через элемент И 38 сбросит триггезр запроса

12 в нуль, снимет тем самым с выхода 70 устройства сигнал DRQ запроса к контроллеру ДМА. Получив сигналы ACKNO, ПФУ передает через устройство байт данных и через чекоторое время (450 нс сннмеет с входа 74 устройства сигнал REQUEST, Это приведет к сбросу триггеров 11 и 12.

На этом цикл обмена байтом информации между ПФУ и системной шиной завершается, Через некоторое время (при записи информации в ПФУ вЂ” 700/550 нс, при считывании информации с ПФУ вЂ” 450/780 нс)

ПФУ готово к обмену следующим байтом информации и оно вновь выставляет на вход

74 устройства сигнал REQUEST запроса на обмен и цикл обмена повторяется, После передачи и приема всех данных

ПФУ завершает обмен данными передачей в системную шину байта состояния завершения команды, При этом ПФУ выставляет

5 на входы 76, 77 и 78 системные сигналы

MESSAGE. С/О и 1/О и на входе 74 устройства — сигнал REQUEST. Байт состояния

ПФУ считывается устройством в том же режиме, в котором велся обмен данными для.

10 этого, По завершении передачи байта состояния ПФУ в режиме ПДП элемент И-ИЛИ 16 снимает со своего выхода единичный сигнал и на выходе элемента И-НЕ 32 появляется фронт положительно о сигнала, который ус15 тановит триггер 7 в единичное состояние, создавая на выходе 69 сигнал IRQ запроса программного прерывания к системному модулю ЭВМ, извещая его о завершении операции ввода-вывода. Завершенные

20 операции в режиме ПДП может быть проведено по инициативе контроллера 0МА подачей на вход 68 устройства сигнала

Т/C передачи последнего байта. В этом случае триггер 7 также вырабатывает за25 прос программного прерывания. И, наконец, окончание операции может быть выполйено в любом режиме передачи данных по инициативе ПФУ снятием сигнала

BUSY с входа 73 устройства, что также при30 ведет к установке триггера 7 в единичное значение.

При получении запроса программного прерывания IRQ c выхода 69 устройства главный процессор всегда считывает байт

35 состояния устройства путем подачи команды INAL, 321 Н. При завершении операции по этой команде сигналом ЙЗХГ5ТАТОЗ триггер 7 сбрасывается s нуль, С входов и выходов устройства снимаются все активные сигналы и оно переходит в фазу

BUSFREE свободной шины.

Формула изобретения .

Устройство для сопряжения магистрали

45 ЭВМ с периферийными устройствами,: включающее первый-третий шинные формирователи, первый регистр, первый триггер, два дешифратора, счетчик. элемент

И-ИЛИ, шесть элементов И, два инвертора, 50 причем первая группа информационных входов-выходов первого шинНого формирователя является группой входов-выходов устройства для подключения к шине данных ЭВМ, вторая группа информаци55 онных входов-выходов подключена к группе информационных выходов второго шинного формирователя, информационные входы которого являются входами устройства для подключения к шине данных пе, риферийных устройгтв, выходы первого

1751775 дешифратора подключены к входам третьего шинного формирователя, первый выход первого регистра соединен с первым входом первого элемента И, о т л и ч а ю щ е ес я тем, что, с целью расширения области применения путем обеспечения работы периферийных устройств в стандарте интерфейс SCSJ, в него введены второй и третий регистры, второй-шестой триггеры, седьмой-пятнадцатый элементы И, четыре элемента И вЂ” НЕ, восемь элементов ИЛИ вЂ” HE, семь элементов ИЛИ и шесть элементов задержки, причем вторая группа информационных входов-выходов первого шинного формирователя подключена к информационным входам первого-третьего регистров, к выходам третьего шинного формирователя и входам первого элемента ИЛИ вЂ” НЕ, выход которого подсоединен к информационному входу второго триггера, выход которого подключен к первым входам вторых элементов И и ИЛИ-НЕ, выход второго элемента ИЛИ-НЕ является выходом устройства для подключения к шине общего сброса периферийных устройств, второй вход второго элемента ИЛИ вЂ” НЕ подключен к входу устройства для подключения к шине общего сброса ЭВМ, второй вход второго элемента И вЂ” к входу устройства для подключения к шине синхронизации ЭВМ, выход второго элемента И вЂ” к счетному входу счетчика, выход переполнения которого подключен к своему входу сброса и к входу сброса второго триггера, информационные входы второго дешифратора являются входами устройства для подключения к шине адреса ЭВМ и подключены к входам третьих элементов И и ИЛИ-НЕ, выходы которых подключены соответственно к первому и второму входам четвертого элемента И, выход четвертого элемента И вЂ” к управляющему входу второго дешифратора, первый выход которого подключен к первым входам пятого и шестого элементов И, второй выход .второго дешифратора — к первым входам седьмого элемента И и второго элемента И вЂ” НЕ, третий выход второго дешифратора — к первому входу вось 1ого элемента

И, четвертый выход — к первому входу девятого элемента И, выходы пятого — девятого элементов И и второго элемента И вЂ” НЕ подключены с первого по шестой входам четвертого элемента ИЛИ-НЕ, выход которого подключен к первому управляющему входу первого шинного формирователя, второй управляющий вход которого подключен к входу устройства для подключения к шине

"Вывод" ЭВМ, первые входы пятого и шестого элементов ИЛИ вЂ” HE являются входами устройства для подключения к шинам запрета обращения к портам ввода-вывода

38М, вторые входы — соответственно к входам устройства для подключения к шинам

"Вывод" и "Ввод" ЭВМ, выход пятого элемента ИЛИ вЂ” НŠ— к вторым входам шестого элемента И и второго элемента И-НЕ, выход шестого элемента ИЛИ-НŠ— к вторым входам пятого, седьмого — девятого элементов И, выход седьмого элемента И через первый элемент задержки — к синхровходу

10 второго триггера, выход девятого элемента И через второй элемент задержки — к синхровходу первого регистра, выход восьмого элемента И через третий элемент за15 держки — к входу записи второго регистра, к синхровходу третьего триггера и первому входу первого элемента ИЛИ, выход пятого элемента И через четвертый элемент задержки — к первому входу второго элемента ИЛИ, выход которого подсоединен к вхо20 ду записи третьего регистра. к синхровходу четвертого триггера, к первым входам третьего и четвертого элементов ИЛИ, выход четвертого триггера — к второму вход, 25 четвертого элемента ИЛИ, выход которого подсоединен к входу считывания третьего регистра, выходы второго и третьего регистров — к группе выходов устройства для подключения к шине данных периферийных

30 устройств, первый выход первого регистра— к первому и второму входам элемента ИИЛИ, выход которого подключен к первому входу первого элемента И-НЕ, выход которого подключен к синхровходу первого

35 триггера, второй инверсный выход первого регистра подключен к первому входу седьмого элемента ИЛИ вЂ” НЕ, второй вход которого — к входу устройства для подключения к шине подтверждения захвата системной

45 входы которых подключены соответственно к входам устройства для подключения к шинам "Ввод" и "Вывод" ЭВМ, выход десятого элемента И через пятый элемент задержки — к второму входу второго элемента

50 ИЛИ, выход одиннадцатого элемента И через пятый элемент задержки — к второму входу второго элемента ИЛИ, выход одиннадцатого элемента И вЂ” к первому входу пятого элемента ИЛИ, выход которого подсоединен к второму входу третьего элемента ИЛИ и к первому управляющему входу второго шинного формирователя, второй вход пятого элемента ИЛИ вЂ” к второму входу четвертого элемента ИЛИ вЂ” НЕ, выход третьего элемента ИЛИ - к инверсному входу

40 шины каналом контроллера ДМА и 3ВМ, а выход — к седьмому входу четвертого элемента ИЛИ-НЕ, к первому входу третьего элемента И вЂ” HE и к прямым входам десятого и одиннадцатого элементов И, инверсные

175 1 775

40 таблица 1

Номер f Обозначение входывыхода

Назначение

»»

Входная-выходная шина данных (восьмйразрядная) .

ЬА 59

ЬВ

Входная адресная шина (десятиразрядная)

Входная линия тактовых импульсов сиСтемного модуля ЭВН: тс;„«250 нс

Входная линия сброса и начальной установки контроллеров устройства при включении питания

Жяет

Входная линия чтения портов ввода-вывода

Активизируется s следующих случаях: когда процессор владеет системной ямкой па командам ввода-вывода (IN );.. в рени«е прямого доступа к памяти (ПДП), когда управление передается контроллеру ДНА

Входная линия записи а порты ввода-вывода

Активизируется в тех ме случаях, когда и линия ТОЙ

Входная линия запрета адресации портов ввода-вывлда в рехине ПДП, когда контроллер Дйд адресует оперативную память

ION

66

AEN °

1 двенадцатого элемента И и к синхровходу выход третьего триггера - к второму входу пятого триггера, инверсный выход которого первого элемента ИЛИ, к первому входу и является выходом устройствадля подключе- через шестой элемент задержки к второму ния к шине "Подтверждения" ЭВМ. выход входу четертого элемента И-НЕ, выход кодвенадцатого элемента И вЂ” к инверсному торого является выходом устройства для входу сброса шестого триггера, третий вы- подключения к шине выбора периферийных ход первого регистра — к первому входу три- устройств, выход первого элемента ИЛИ— надцатого элемента И, выход которого к входу разрешения чтения, второго регистподключен к первому входу шестого эле- ра, выходтретьеготриггера — к второмувхомента ИЛИ, выход шестого триггера — к вто- ду восьмого элемента И, выход устройства рым входам первого и тринадцатого для подключения к шине запроса перифеэлементов И, выхбды первого элемента И и рийных устройств — к прямому входу седь- . шестого элемента ИЛИ являются соответст- мого элемента ИЛИ, а через второй инвертор венно выходами устройства для подключе- к синхровходу шестого триггера и седьмому ния к шинам запроса на обслуживание информационномувходутретьего шинноканалом контроллера ДМА и запроса npe- ro формирователя, выход второго элерывания к контроллеру прерывания систем- мента ИЛИ-НŠ— к инверсному входу ного модуля ЭВМ, выход первого триггера — сброса первого регистра, к инверсному вхок второму входу шестого элемента ИЛИ, дуседьмого элемента ИЛИ, к прямомувховход устройства для подключения к шине ду двенадцатого элемента И, к вторым занятия системной магистрали периферий- входам четырнадцатого и пятнадцатого эленых устройств — к первому входу четырнад- ментов И, выходы четырнадцатого элеменцатого элемента И. а через первый инвертор та И и седьмого элемента ИЛИ вЂ” к входам к первому входу восьмого элемента ИЛИ- сброса соответственнотретьего — пятоготригНЕ, к второму входу первого элемента И-НЕ геров, входы устройства для подключения к и к шестому информационному входу третье- шинам идентификации состояния активного шинного формирователя, выход восьмого го периферийного устройства подключены элемента ИЛИ вЂ” НЕ-- к пятому информацион- соответственно к первому-третьему вхоному входу третьего шинного формировате- дам первого дешифратора, первый и втоля, второй вход третьего элемента И вЂ” НŠ— к . рой" выходы которого подключены входу устройства для подключ«ейия к шине соответственно к вторым входам первого и конца передачи данных в режиме ПДП ЭВМ, второго элементов И, элемента И-ИЛИ, втоа выход к третьему входу riepaoro элемента рые управляющие входы второго и третьето

И-НЕ, выход второго элемента И вЂ” НŠ— к пер- шинных формирователей — к шине нулевого вому управляющему входу третьего шинного потенциала устройства, информационные формирователя и к первому входу пятнадца- входы первого, третьего — шестого триггеров того элемента И, выход которого подключен к . подключены к шине единичного потенциала инверсному входу сброса первого триггера, устройства.

1751775

42

Пра8олжение табл. 1

Входная линия подтверждения захвата системной шины каналом контроллера ДИА. Испсльэуется устройством сопряжения для разрешения передачи информации в шину данных или приема информации из шины данных по запросу.

DACK

Входная линия конца передачи данных в режиме ПДП. Активизируется при выполнении последнего цикла переда и раиных по активному в данный момент каналу.

Т/С

Выходная линия запроса прерывания к контроллеру прерываний системного модуля.

Выходная линия запроса на обслуживание каналом контроллера lMA. Сигнал запроса должен поддерживаться активным до полу ения сигнала подтверждения захвата системной шины каналом контроллера ДИА-ВАСК.

70

DRO

Таблица 2

Номер входавыхода

Назначение

Обозначение

Входнал-выходная шина данннх (восьмиразрядная) 61 DB

71 PESET

Выходная линия общего сброса. Активизируется либо при. включении питания, либо программно, необходимо уделживать в активном состоянии не менее 29 мкс.

Выходная линия в активном состоянии вызывает выбор контроллера, номер которого от 0 до 7 указывается унитарным колон на выходе шины данных. Линия должна удерживаться в активнои состоянии до получения сигнала по входной линии

BUSY (занято)

Входная линия, активный сигнао в которой указывает, что

ПФУ заняло системную шину.

SELECT

7З

BUSY

REINVEST

Входная линия запроса, активизируется ПФУ и указывает на необходимость в проведении протокола Запрос/Подтверждение

АСКМО

Выходная линия подтверждения, В активном состоянии указывает, что данные приняты процессором или готовы для передачи в

ПФУ. Получив этот сигнал, ПФУ снимает сигнал с линии

ВЩЧЕЯТ

Входная линия сообщения, В активном состоянии указывает, что последнмй переданный байт был байтом состояния ПФУ по завершении выполнения команды ввода-вывода. Вместе с этим ПФУ активизирует линию для передачи байта состолния, по завершении последнего выполнения протокола Запрос/Подтверждение ПФУ снимает все интерфейсные сигналы и возвратится

К СОСтОГчНИЮ Ожмдаяня В фаЗу СВОбадНОй ШИНЫ BUSPREE

MESSAGE

С/D

CONTROL/DATA. Входйая линия, по которой ПФУ указывает, какая информация должна передаваться: управляющая инфор нация или данные. Активное состояние линии соответствует управляющей информации.

TNP0T/OÓTPOT, Входная линия, которая указйвает в каком направлении передается информация. Активизация линия показывает, что информация передается от ПФУ в системную шину

Т/О

78.(Таблица 3

Я азяа

Описание сооб ения

Устройство и ПФУ работают в фазе записи информации из системной шины в ПФУ

Устройство и ПФУ работают в фазе считывания информации из ПСУ в системную шину

Устройство и ПФУ работают в фазе приема команды ввода — вывода

Устройство и ПФУ работают в фазе чтения байта состояния

Фаза свободной шины, когда все сигналы интерфейса SCSI сняты, устройство и ПФУ находятся в режиме ожидания

Устройство и ПФУ занято обменом информации системной шиной

ПФУ выставило запрос на обслуживание в виде требования на выполнение очередного цикла Запрос/Подтверждение

ПФУ байта состояния по (а — выво а

1751775

1751775

1751775

13, Ював «uetlaa ввм сюсееемма

Йвав авва) в м ы аеас с 3 вав с

1751775 (81

Составитель А. Пименов

Редактор О. Спесивых Техред M,Моргентал Корректор M. Ткач

Ф

Заказ 2693 Тираж Подписное

ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР

113035, Москва, Ж-35. Раушская наб., 4/5

Производственно-издательский комбинат "Патент", r. Ужгород, ул.Гагарина, 101