Резервированная вычислительная система

 

Использование: в отказоустойчивых многопроцессорных вычислительных системах для обеспечения перекрестной коммутации резервируемых узлов. Сущность изобретения: система содержит 1 группу резервируемых процессоров (1). 1 группу коммутаторов ввода-вывода (2), 1 группу модулей памяти (3), 1 блок управления резервированием (4), 1 группу шинных формирователей (7), 1 коммутатор сравнения (5), 1 блок сравнения (6); блок управления резервированием (4) содержит 1 группу выходов управления коммутацией (8), 1 группу выходов состояния процессоров (9), 1 выход строба (10), 1 выход адреса сравнения (11), 1 выход синхронизации (12). 1 выход готовности (13), 1 группу входов готовности (14), 1 вход сравнения (15). 8-2-7- 5-6-15, 10-1-14, 1-2-3. 1-7, 9-7, 12-6, 11-5. 1 з.п.ф-лы, 2 табл. ь Ё

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК

ГОСУДАРСТВЕННЫЙ КОМИТЕТ

ПО ИЗОБРЕТЕНИЯМ И ОТКРЫТИЯМ

ПРИ ГКНТ СССР

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

far ., /

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

1 (21) 4838473/24 (22) 12.06,90 (46} 15.08,92. Бюл. МЗО (72) B.В,Коберник, В.И;Николаев и С.В.Си- доров (56) Авторское свидетельство СССР

К 1492973, кл. G 06 Е 15/16, 1987.

Авторское свидетельство СССР

М 1494763, кл. 6 06 F 11/20, 1989, Авторское свидетельство СССР

К 1579443, кл, 6 06 F 11/20, 1988. (54) Р Е3 Е P В И РО ВА Н Н АЯ В Ы Ч ИСЛ ИТЕЛЬНАЯ СИСТЕМА (57) Использование; в отказоустойчивйх многопроц ссорных вычислительных системах для обеспечения перекрестной коммуИзобретение относится к вычислительной технике и может быть использовано при построении отказоустойчивых многопроцессооных вычислительных систем (ВС).

Известна резерви рован на я B С, содержащая первый и второй резервируемые процессоры, первый и второй коммутаторы вывода информации, первый и второй модули памяти, устройство управления, первый и второй входы устройства управления, первый и второй коммутаторы авода информации, первый — четвертый входы устройства управления, третий резервируемый процессор, третий коммутатор вывода информации и третий коммутатор ввода информации, пя- тый выход и третий вход устройства управления, четвертый коммутатор вывода информации, шестой выход устройства управления, блок сравнения, седьмой выход устройства управления. В такой ВС имею„„5Q „„1755400 А1 (sl)s Н 05 К 10/00, С 06 F 15/ }6

2 тации резервируемых узлов. Сущность изобретения: система содержит 1 группу резервируемых процессоров (1), 1 группу коммутаторов авода-вывода (2), 1 группу модулей памяти (3), 1 блок управления резервированием (4), 1 группу шинных формирователей (7), 1 коммутатор сравнения (5), 1 блок сравнения (6); блок управления резервированием (4) содержит 1 группу выходов управления коммутацией (8), 1 группу выходов состояния процессоров (9), 1 выход страба (10), 1 выход адреса сравнения (11), 1 выход синхронизации (12), 1 выход готовности (13), 1 группу входов готовности (14), 1 вход сравнения (15). 8-2-75-6-15, 10-1-14, 1-2-3, 1-7, 9-7, 12-6, 11-5, 1 з.п.ф-лы, 2 табл. щийся резерв времени разделяется на такты. В каждом такте. параллельно работает пара процессоров, что позволяет путем сравнения результатов их работы выявить наличие отказа одного из этйх других процессоров. Номер отказавшего процессора on- М ределяется в следующем такте путем Ф анализа параллельной работы следующей С) пары процессоров. Если снова результаты С) насовпали, то отказал тот процессор,"который работал в предыдущей паре и текущей паре. ееаЬ

Недостатком данной ВС является ограниченная область применения по количеству одновременно реваемых задач, она содержит лишь два модуля памяти и три процессора.

Известна резервированная ВС, содержащая в+1 резервируемых процессоров, m коммутаторов вывода информации, m моду1755400 лей памяти, устройство управления, группа входов которого подключена к контрольным выходам m+1 резервируемых процессоров, m коммутаторов ввода информации, первый и второй входы которых соединены соответ- 5 ственно с выходами первого и второго, и третьего...„m-1-га и m-го. -rn-ro и первого модуля памяти, информационные входы второго, третьего....., m-го. в+1-ro процессоров соединены с выходами соответствен- 10 но первого, второго, ..., m-1-го и m-ro коммутаторов ввода информации, а информационный вход первого процессора соединен непосредственно с выходом первого модуля памяти, информационные выходы 15 второго, третьего, „„m-ro. в+1-ro резервируемых процессоров соединены соответственно с входами первого, второго, ..., m-1-ro, m-ro коммутаторов вывода информа20 ции, первый и второй выходы которых соединены соответственно с входами первого и второго, второго и третьего. ..., m-1-го и

rn-ro, m-ro и первого модулей памяти, а информационный выход первого процессора соединен непосредственно с входами пер- 25 ного модуля памяти, управляющие входы резервируемых процессоров подключены к первой группе выходов устройства управления, вторая группа выходов которого подключена к управляющим входам 30 коммутатора ввода и вывода информации, коммутатор сравнения, информационные входы которого соединены - информационными выходами процессоров, управляющий вход — с выходом устройства 35 управления, блок сравнения, выходы которого подключены к выходам коммутатора сравнения, а выход блока сравнения соединен с входом устройства управления.

В данной системе отказ резервируемых 40 процессоров фиксируется внешним контролем, э также встроенным контролем, если он позволяет обнаружить этот отказ. Внешний контроль правильности функционирования процессоров осуществляется 45 посредством устройства управления путем реконфигурации ВС в каждом такте контроля. Устройство управления обеспечивает назначения пары проверяемых процессоров нэ очередной такт контроля, В резуль- 50 тате реконфигурации ВС эти процессоры подключаются к одному модулю памяти и параллельно обрабатывают данные задачи этого модуля. В конце такта контроля результаты работы процессоров сравнивают- 55 ся в блок сравнения. В следующем такте назначается новая пара проверяемых процессоров. Если в двух тактах подряд произошло несравнение результатов работы . пары проверяемых процессоров, то принимается решение о неисправности процессора, который контролировался в обеих парах, При обнаружении неисправного процессора внешний контроль прекращается, неисправный процессор восстанавливается, а исправные впроцессоров на это время подключаются только к соответствующим m модулям памяти.

Недостатком ВС является низкая достоверность контроля, так как в случае отказа процессора в момент назначения его в пару контролируемых время обнаружения его отказа составит 2 или. (m+1) тактов.

Целью изобре ения является повышение надежности функционирования резервированной ВС путем обеспечения перекрестной коммутации резервируемых процессоров и модулей памяти.

Поставленная цель достигается тем, что в резервированную вычислительную систему. содержащую группу резервируемых процессоров; группу коммутаторов вводавывода, группу модулей памяти, коммутатор сравнения, блок сравнения и блок управления резервировайием, вход сравнения которого подключен к выходу блока сравнения, первый и второй информационные входы которого соединены с одноименными выходами коммутатора сравнения. вход уп равления котооого соединен с.выходом адреса сравнения блока управления резервированием. группа входов готовности процессоров которого подключена соответтсвенно к первым выходам готовности резервируемых процессоров группы, а группа выходов управления коммутацией которого подключена к входам управления соответствующих коммутаторов ввода-вывода группы. первые информационные входы-выходы которых соединены с информационными входамивыходами соответствующих модулей памяти группы, дополнительно содержит группу шинных формирователей, первые информационные входы-выходы которых соединены с информационными входами-выходами соответствующих резервируемых процессоров группы, вторые информационные входы-выходы шинных формирователей группы соединены с одноименными выходами-входами соответствующих коммутаторов ввода-вывода группы, входы строба которых соединены с одноименными входами соответствующих шинных формирователей группы и подключены к вторым выходам готовности соответствующих резервируемых процессоров группы. выходы информационных входов-выходов которых подключены к соответствующим информационным входам коммутатора сравнения, а выходы строба резервируемых процессоров

1755400

5 6 группы подключены к выходу строба блока групйы элементов И и группу элементов НЕ управления резервированием, выход сийх -: 41. ронизации контроля которого подключен к Коммутатор ввода-вывода (фйг.З) содер входу синхронизации блска сравнения, а жит первый 42 и второй 43 коммутатор; выход состояния процессоров — к входам 5 связей, группу элемейтов запрета 44, четразрешения соответствующих шинных фор- . вертый элемент И 45. мирователей группы, информационный вы- Коммутатор связей (фиг.4) содержит и ход каждого К коммутатора ввода-вывода одинаковых коммутаторов 46 разрядов — по группы соединен с информационным вхо- числу разрядов шины данных, каждый из дом К+1-го коммутатора ввода-вывода груп- 1Q которых содержит первый 47, второй 48 элепы, информационный выход последнего из менты запрета, пятый 49, шестой 50, седькоторых подключен к информационному мой 51, восьмой 52, девятый 53 и десятый 54 входу первого коммутатора ввода-вывода . элементы И. группы, а выход готовности блока управле- На временных диаграммах (фиг.5) обоэния резервированием является одноимен - 15 начены: 55 — сигнал на выходе первого эленым выходом сйстемы, .. мента 30 задержки; 211....21m — состояние

На фиг.1 представлена схема резерви-: регистра готоЭностй фоцессоpoa; 56, 57ь рованной вычислительной системы; íà 58t — сигналы управлния коммутаторами фиг.2 — структурная схема блока управления . - ввода-вывода с выхода 8 управления коммурезервированием; на фиг.З вЂ” коммутатор 20 тацией группы блока 4 управления. ввода-вывода; на фиг,4 — коммутатор свя- Регистр 21 готовности процессоров созей; на фиг.5- временные диаграммы рабо- держит информацию о состоянии процессоты устройства; на фиг,6 — организация ров (исправен или неисправен), что возможных каналов связи между процесса- определяется состоянием разрядов регистрами и модулями памяти ВС; на фиг.7 — 25 ра 2: если 1-й разряд в нулевом состоянии, возможные направления коммутации ком- 1-1 процессор исправенесли в единичном мутатора ввода-вывода, неисправен.

Резервированная вычислительная сис - : Первый 22 второй 30 регистры сдвига тема (фиг.1) содержит группу резервируе- показываютместоположениепервогоивтомых процессоров 1, коммутаторов 2 3Q рого контролируемых процессоров, работаввода-вывода, модулей 3 памяти, блок 4уп-; ющих в паре с одним МОП, Единичное равления резервированием, коммутатор 5 состояние I-го разряда первого 22 (второго сравнения, блок 6 сравнения, группу шин- 30) регистра сдвига указывает на то, что 1-й ных формирователей 7. Блок управления ре- процессор в данном такте является первым зервированием содержит группу выходов 8 35 (вторым) в паре параллельно работающих управления коммутациями. группу выходов . процессоров.

9 состояния процессоров, выход 10 строба Первая группа элементов И 39 предназблока управления резервированием, выход начена для обнаружения ситуаций назначе11 адреса сравнения блока управления ре ния неисправного йроцесСора как второго зервированием, выход 12 синхронизациИ 40 для пары контролируемых, Вторая tpyltrta блока сравнения, выход 13 готовности бло- 40 элементов И позволяет выводить в река управления резервированием, первую монт неисправные процессоры, т".е; перевогруппу14 входов готовности блокауправле- : дить в единичное состоянйе разряды ния, вход 15 сравнения. Группа выходов 8 регистра 21 готовности процессоров. управления коммутацией подключена к од- 45 Регистр 21 сдвига предназначен для выноименным управляющим входам коммута- явления момента прекращения работы ВС. торов ввода-вывОда группы 2, которые" Это произойдет когда останется один испсодержат также вход строба 16, первый 17 равный процессор. и второй 18 информационные входы- выхо- Контроль правильности функционироды, информационный вход 19 и выход 20. - 50 вания процессоров ВС состоит в следую; щем. . Время выполнения задачи

Блок управления (фиг,2) содержит "ре- разбивается на такты, при этом в каждом гистр 21 готовности, первый — третий реги- такте назначается пара параллельно рабостры 22, 23 и 24 сдвига, триггер 25, первый тающих (проверяемых) процессоров, кото26, второй 27 и третий 28 элементы И, эле- 55 рые подключаются к одному модулю памяти мент ИЛИ 29, первый 30, второй 31 и третий и выполняют одни и те же инструкции над

ЧАЮ Е

32элементы задержкй, элемент ЗЗ ИСКЛЮ- одинаковыми исходными данным (ф,6), и иг, ЩЕЕ ИЛИ, первую 34, вторую 35. Приэтомвкаждомтактеодин МОПостается третью 36, четвертую 37 и пятую 38 группы необслуженным, Результаты работы проэлементов ИЛИ, первую 39 и вторую 40 цессоров в конце каждого такта сравнива1755400

20 ствии с содержимым регистра 22 сдвига и 25

35 будут контролироваться процессоры 11, 1z (фиг,б,а). Это осуществляется путем комму- 40 таций этих процессоров к первому 31 модуются. На следующий такт назначается новая пара проверяемых працессоров, Отказавший процессор определяется по результатам его работы в двух смежных тактах. Если при работе в двух тактах подряд произошло несравнение результатов, то процессор, учавствовавший в работе в двух тактах подряд считается неисправным и выводится в ремонтную конфигурацию, а соответствующий ему па номеру МОП в дальнейшем ос.тается необслуженным. Если было несравнение в первой паре, а во второй результаты работы совпали, то это значит, что имел место однотактный сбой, либо отказал первый из проверяемых процессоров группы, который будет выявлен в следующем цикле контроля. Резервированная ВС остается работоспособной, пока имеется два исправных процессора, Подключение процессоров к соответствующим модулям памяти осуществляется с помощыю группы коммутаторов 2 ввода-вывода, управление которыми осуществляется сигналами с блока 4 управления в соатветрегистра 21 состояния процессоров.

Возможные каналы связи между процессорами и МОП показаны на фиг,6 и в табл,1, Резервированная ВС работает следующим образом, В исходном состоянии группа 1 процессаров исправна, в МОП группы 3 находятся даные, необходимые для обработки, во всех разрядах регйстра 21 готовности записаны нули, в первом 22 и третьем 24 регистрах сдвига записан код 10...00, во втором регистре сдвига — код 01„.00, В этом состоянии лю памяти группы. Через шинные формирователи 7з,.„,7 -1 группы процессоры 1з,...,1m-1 группы будут подключены соответственно к 32,...,3 -1 МОП группы.

Шинные формирователи группы 7 управляются процессорами. В исходном состоянии они обеспечивают передачу дан ых для обработки из МОП в процессоры, Послеабработки данных процессорами, последние переводйт винные формирователи в состояние, обеспечивающее передачу обработанных данных из процессора о МОП. Как только все обработанные дан ые будут выданы, шинные формирователи будут переведены процессорами в исходное состояние.

Таким образом осуществляется связь между процессорами и МОП.

Порядок подключения процессоров к модулям показан в табл,2.

10

Такая коммутация процессоров асуществляеся следующим образом и она поясняется с помощью временных диаграмм (фиг.4) выдачи управляющих сигналов на коммутаторы 2 ввода-вывода группы.

В первом такте контроля контролируются 11 и 12 процессоры группы, С выхода первого регистра 22 сдвига единичный сигнал поступает на первый вход первого элемента ИЛИ 35 второй группы, а также через первый элемент НЕ группы 41 — на второй вход первого элемента ИЛИ 35 второй группы, В результате на выходе 56 первого эле-. мента ИЛИ второй группы 35 формируется единичный сигнал, который поступает на первый вход первого элемента ИЛИ четвертой 37 группы, создавая на его выходе 57 высокий потенциал. На вторые входы первых элементов ИЛИ второй группы 35 и первые, входы первых элементов ИЛИ пятой группы 38 поступает сигнал с первого раз-. ряда регистра 21 готовности процессоров.

Так как в исходном состоянии все процессоры исправны. то во всех разрядах регистра

21 готовности будут записаны нули. На выходе 58> первого элемента ИЛИ 36 четвертой группы будет сформирован нулевой сигнал. На первый коммутатор 21 ввода- вывода группы па входам 561, 57>, 58, шины 8 поступит код 110. С выходов 2...,m первого регистра 22 сдвига нулевые сигналы поступят на первые входы элементов

352,...,35 1 второй группы ИЛИ и проинвертированные на элементах НЕ 41z„...42 групппы поступят на элементы 362,...,36m третьей группы ИЛИ. В результате на выходах элементов 352„„,35 ИЛИ, 582.„.,58m и соответственно на выходах 572,...,57 элементов 37z„...37m четвертой группы ИЛИ сформируются единичный потенциалы, на выходах 562,...,56 — нулевые йотенциэлы;

На коммутаторы 2z,...,2 группы по входам

56, 57 и 58 шины 8 поступает код 011.

На коммутаторы ввода-вывода по вторым управляющим входам 16 с процессоров поступают нулевые сигналы, свидетельствующие о готовности процессоров принять данные, Так как на выходах 56, 57, 58 не все единицы, то на выходе четвертого элемента

И 45 нулевой потенциал, который открывает по запрещающему входу элементы группы запрета 44, разрешая прохождение управляющих сигналов 56 на первый коммутатор

42 связей, 57 - на второй коммутатора 43 связей, 58 — на первый коммутатор 42 связей, На 21 коммутаторе ввода-вывода будет.,-осуществлена следующая коммутация. Код

10 на входах 56, 58 обеспечивает соединение входа 17 и выхода 18 коммутаторэ ввода-вывода, что. показана на фиг.7а, Код 10 на

1755400

10 входе 57 и выходе четвертого 45 элемента И обеспечивает соединение входа 17 и выхода

20 коммутатора ввода-вывода (фиг.7,б).

Рассмотрим коммутацию первого разряда в первом 46, коммутаторе разряда 5 коммутатора 42 связи при подаче по шинам

16, 56, 58 кода 010, Нулевой сигнал по шине

16 открыт по инверсному входу первй 47 и второй 48 элементы запрета и закрывает no первому входу пятый 49 и шестой 50 элемен- 10 ты И, таким образом запрещается выдача каких-либо данных по шинам 17, 19 со сто- . .роны коммутатора разряда 46 . Единичный сигнал на шине 56 открйвает:no.ïåðàoìó входу седьмой 51 и девятый 53 элементы И, 15

- а нулевой сигнал на шине 58 закрывает по первому входу восьмой 52 и десятый 54 элементы И и с выхода первого элемента запрета 47 через открытый по первому входу седьмой элемент И,50 поступает на выход 20

18, Осуществляется коммутация первого разряда шины 17 с первым разрядом шины

18, Аналогично коммутируются остальные п разрядов шины данных (фиг.7,а).

В случае прйхода по шинам 16, 56, 58 25 кода 001 производится коммутация шины 20 и 18 (фиг,7,в) за счет того, что единичный сигнал на входе 58 открывает восьмые элементы И 52 всех коммутаторов разрядов 46.

На коммутаторы ввода-вывода 22,...,2п1 группы по входам 56, 58 поступит код 01, обеспечивающий соединение входа 19 и выхода 18 (фиг,7,в), а с входа 57 и выхода четвертого элемента И 45 код 10 обеспечи- 35 вает соединение входа 17 и выхода 20 коммутатора связей (фиг.7,б). Таким образом осуществляется коммутация процессоров группы 1, изображенная на фиг.ба.

После обработки данных процессоры 40 переключают свои щинные формирователи и. коммутаторы ввода-выводэ в обратное направление, причем переключения выполня- юся асинхронно, т.e." каждый процессор после обработки своих данных самостоя- 45 тельно производит переключение, Выдача обработанных данных осуществляется про - " цессорами в те МОП, откуда были полученй данные для обработки, за исключением вто- рого контролируемого процессора. у кото- 50 рого блокируется шинный формирователь в направлении "от процессора к MOll" единичным сигналом по шине 9 состояния процессоров с выхода второго регистра 23 сдвига для того, чтобы разнесенные во вре- 55 мени данные не искажались при эаписй в"

MOll.

Результаты работы всех процессоров поступают в коммутатор 5 сравнения, где в соответствии с управляющими сигналами, поступающими с выхода 11 адреса сравнения блока 4 управления производится выбор данных обработкй контролируемыми процессорами, Формирование управляющих сигналов 1 в блоке управления осуществляется на пятой группе элементов "8

ИЛИ. на первые входы которых заведены выходы первого 22 регистра сдвига, а на вторые входы — выходй второго 23 регистра сдвига. В первом такте на выходе первого и второго элементов ИЛИ пятой группы 38 будут единичные уровни и в коммутаторе 5 сравнения будут скоммутированы данные от 13 и 1ã процессоров, во втором такте — от

12 и 1з и т,д, По единичному сигналу с 12 выхода синхронизации блока сравнения блока управления разрешается- работа блока сравненйя. Этот сигнал формируется по окончании обработки данйых всеми рабочими процессорам, которые заведены на вторые входы первой группы 34 элементов

ИЛИ, первые входы соединены с выходом регистра готовности 2 l. Выходы первой группы 34 элементов ИЛИ являются входами первого 26 элемента И. В результате не происходит анализа сигнал 14 если i-й процессор неисправен т.е. в l-м разряде регистра готовности 21 записана единица.

Работа коммутаторов рязрядов заключается в следующем. Код поступающий на седьмой 51, восьмой 52 также поступает на девятый 53 и десятый 54 элементы И и открывает по первым входам либо седьмой 51 и девятый 53, либо восьмой и десятый 54 элементы И, Единичный сигнал на входе 16 открывает пятый 49 и шестой- 50 элементы

И, разрешая выставление сигналов йа шины

17 и 19 в зависимости 0т кода на входах 56, 58, Таким образом осуществляется включение коммутатора связей 42 и соответственно коммутатора ввода-вывода в обратное направление, т".е. от МОП к процессору.

Переназначение пары контролируемых процессоров осуществляется следующим образом.

Происходит выдача всеми процессорами на первый вход готовности 14 группы блока 4 управления потенциальных сигналов, свидетельствуюЩйх об окончании обработки данных, которые поступают на вторые входы первой группы элементов ИЛИ 34, или если процессор нерабочий, то выдача с соответствукйцего ему разряда регистра готовности единичного сигнала на первый вход аналогичного по номеру разряда элементу ИЛИ первой группы 34. Единичный сигнал на выходе первого элемента 26 И свидетельствует об окончании работы всех процессоров, Далее сигнал 12 задерживается на время срабатывания схем. работаю1755400 12 щит по результатам контроля, и поступает мых процессоров, обрабатывающих одни и на первый 22 регистр сдвига - на вход, раз- те же входные данные; решающий запись кода. содержащегося во Рассмотрим механизм вывода из строя втором 23 регистре сдвйга. а также единйч- неисправного процессора. При наличии одный сигнал с выхода первого элемента 30 5 ного нерабочего процессора время его об задержки10являетсявыходомстробаблока наружения может доходить до m тактов

4 уйравления,"он осуществляет устайовку контроля. Вообще, выявление отказавшего

"процессоров в исходное состояние. ....:,— . процессора происходит за время от двух до

Сигнал 10.задержанный на третьем эле- m-k тактов, где k — число уже выявленных менте 31 задержки на время этой йерезапи- 10 неисправных процессоров. си ; поступает через элемейт ИЛИ 29 на .. Совокупность элементов; второго И 27, сдвиговый вход второго регистра 23 сдвига. третьего И 28, ИСКЛЮЧАЮЩЕГО ИЛИ 33, В случае еслй первая группа элементов И 39 . второго задержки 31, триггера 25 обепечиобнаруживает, что произошло назначение. вает формирование единичного сигнала на . йеисправного процессора как второго из 15 вь ходе второго элемента И 27 в случае припары контролируемых, Hà ее выходе форми- хода сигнала несравнения подряд в двух руется единичный сигнал,. который через . тактах контроля. В случае прихода только элемент ИЛИ 29 дополнительно сдвигает, одного сигнала несравнения в двух тактах содержимое второго регистра 23; ес- контроля считается, что был однотактный .. лй опять йзверное назначение, то опять 20 сбой, который никак не влияет на работу . сдвиг и т.п. пока не будет найден исправный блока 4 управлейия резервированием. Едипроцессор. В случае, если остается один ничный сигнал на выходе второго элемента исправный процессор, то содержимое пер- И 27 свидетельствует о том, что обнаружен вого 22 и второго 23 регистров будет одина- неисправный процессор. ковым, Шинный фбрмирователь этого 25 .. Пусть в (i - 1)-м также пришел первый единственного процессора будет блокйро- сигнал несравнения. этот сигнал поступает ван с выхода состояния процессоров 9 и на первый вход элемента ИСКЛЮЧАЮЩЕЕ . обработанные данные в MOfl не поступят, ИЛИ 33 и третьего элемента И 28, ФормиВ этом случае резервированная BC являет- рование этого сигнала синхронизируется ся неработоспособной, . 30 сигналом с выхода 12 первого элемента И

Во втором такте обеспечивается назна- 26, свидетельствующим об окончании обрачение в пару контролируемых 2-го и 3-го ботки и поступающим на вторые входы процесора группы 1. Это осуществляется третьего элемента И 28 и элемента ИСКЛЮследующим образом.. :.. ЧАЮЩЕЕ ИЛИ 33, С выхода третьего элеЕдиничный сигнал с второго разряда 35 мента И 28 единичный сигнал поступает на первого регистра 22 сдвига поступает на первый вход триггера 25 и переводит его в первый вход второго элемента ИЛИ второй единичное состояние. С выхода триггера 25 группы 35 и после инвертирования.на вто-. единичный потенциал открывает второй . ром элементе НЕ группы 41 на второй вход элемент И 27 по второму входу. В случае. второго элемента ИЛИ третьей группы 36, 40 прихода в 1-м такте второго импульса не- . формируя на выходах 562, 57z, 582 код 110.. сравненйя он проходит на выход второго

На выходах 561, 571, 581 и 56з,...,56m, элемента И 27. В случае если в i-м также

: 57з„...57, 58з„...58 формируется код 011. импульс несравнения не пришел, то на выВторой коммутатр ввода-вывода труппы ходе элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 33 обеспечивает комму гацию входа 17 и выхо- 45 формируется высокий потенциал, который да 18(фиг.б,а), а также входа 17 и выхода 29 поступает на второй вход триггера.25 и пе(фиг.6,6).Остальнйе коммутаторы ввода-вы- реводит его-в исходное нулевое состояние. вода обеспечивают коммутацию входа 19 и Единичный сигнал с выхода второго элеменвыхода 18 (фиг.б,в), входа 18 и выхода 20 та И 27 задерживается на время обработки (фиг.2,б). Коммутация процессоров во вто- 50 второй группы элементов И 40 на втором-ром так в контроля иллюстрируется на элементе 27 задержки и поступает на втофиг.5,б.::: .::.. рой входтриггера25, переводятего висходОтказ процессора определяется rio ре- ное состояние, зультатам двух тактов контроля. т.е. в пер- Единйчный сигнал на выходе второго вам также нельзя определить отказ первого 55 элемента И 27 свидетельствует о выходе из процессора. Сигнал несравнейия по шине строя первого из пары контролируемых про15 с выхода схемы сравнения 6 поступает на цессоров, который отслеживается позициблокуправления резерированием, Высокий анно в первом регистре 22 сдвига. уровень этого сйгйала означает несовпаде- . Единичный сигнал с выхода второго элеменние результатов работы пары контролируе- та И 27 открывает по второму входу вторую

1755400

14 группу элементов И 40 и разрешает запись управления резервированием, труппа вхоединицы с 1-го разряда первого регйстра 22 дов готовности процессоров которого подсдвига в i-й разряд регистра 21 готовности ключена соответственно к первым вь ходам процессоров, Теперь I-й процессор считает- . готовности резервируемых процесссоров ся неисправным. Коммутация 1-го коммута- 5 группы, а группа выходов управления комтора ввода-вывода изменяется следующим мутацией которого подключена к входам упобразом.: .,,;: .,:::: . равления соответствуюЩих коммутаторов .

Как только появляется единичный уро- ввода-вывода груйпй первые ийформацивень на выходе 1-го разряда регистра готов- онные входы-выходы которых соединены с ности он поступ".åò на вторые входы i-х 10 информациоными входами-выходами соотэлементов ИЛИ второй 35 и третьей 36 груп-. ветствующих модулей йамяти груййы, о т л ипы, формируя на их выходах 56, 58j и соот- ч а ю щ а я с я тем, что, с.целью повышения ветственно на выходе 57 i-го элемента ИЛИ . надежности устройства путем обеспечения четвертой группы 37 высокие уровни, т;е. на -перекрестной коммутаций резервируемых

i-й коммутатор ввода-вывода йо входам 56. 15 процессов и модулей памяти, в систему вве 57;. 58 поступит код 111. Он сформирует дена группа шинных формирователей, перединичный уровень на выходе четвертого вые информационйые входы-выходы элемента И 45, который закроет по запре- которых соединены с информационными щающему входу элементы запрета группы входами-выходами соовтетствующйх резер44, а также осуществляют коммутацию вто- 20 вируемых процессоров группы, вторые инрого коммутатора 43 связей, соединяя вход формационные входы-выходы шинных

19 и выход 20 (фиг.б,г), коммутация первого формирователей группы соединены с однокоммутатора 42 не происходит. Коммутация, имейными выходами-входами соответствупроцессоров в m+(i - 1) и m+i тактах изобра- . ющих коммутаторов ввода-вывода-группы, жена на фиг.6 в;г, а также поясняется вре- 25 входы строба которых соединены с одноменной диаграммой фиг,5, Коммутация именными входами соответствующих шиннеисравного процессора не происходит.и ных формирователей группы и подключены его ГАЛОП остается необслуженным, . к вторым выходам готовности соответствующих резервируемых процессоров группы, Отказ резервированной ВС наступает в 30 выходы информационных входов-выходов случае. если остается один рабочий процес- которых подключены к соответствующим сор, об этом сйгнализирует единичный сиг- информационным входам коммутатора нал на чевертом выходе13 готовности блока сравнения, а выходы строба резервируемых

4 управления резервированием.-Он форми- процессоров группы подключейы к выходу руется на m-M разряде регистра 24 сдвига, 35 строба блока управления резервированием, . сдвиговый вход которого соединен с выхо-. выход синхронизацйи койтроля- которого дом второго элемента И 27..После прихода подключен к входу синхронизации блока

m - 1 таких сигналов на m-м разряде регист- сравнения, а выходы состояния процессора сдвига появляется единица, резервиро- ров — к входам разрешения соответствуюванная ВС неработоспособна, Таким 40 щих, шинных формирователей группы, образом, в предлагаемой BC осуществляет- информационный выход каждого К коммутася последовательный контроль работоспо- тора ввода-вывода группы соединен с ин. собности всех процессоров, пока в. формационным входом К+1-го коммутатора конфигурации .ВС не останется один исп- . ввода-вывода группы, информационный выравный процессор, что обеспечивает павы- 45 ход последнего из которых подключен к иншение надежности ВС по сравнению с " формационному входу первого коммутатора прототипом.: . ввода-вывода группы; а выход готовйости

Ф о р м у л а и з о б р е т е н и я . блока управления резервированием являет1. Резервированйая вычислительная ся одноименным выходом системы. система, содержащая группу резервируе- 50 2. Система поп.1, о тл и ч а ю щ а я с я мыхпроцессоров,группу коммутатороввво- - тем, что блокуправления резервированием да-вывода, группу модулей памяти, содержит регистр готбйдости, первый-трекоммутатор сравнения, блок сравнения и тий регистры сдвига, триггер, три элемента блок управления резервированием, вход И, элемент ИЛИ, три элемента задержки, сравнения которого подключен к выходу 55 элемент ИСКЛЮЧАЮЩЕЕ ИЛИ, пять групп блока сравнения, первый и второй инфор- .. элементов ИЛИ, две группы элементов И и мационные входы которого соединены с од- группу элементов НЕ, причем выход регистноименными выходами коммутатора ра готовности подключен к первым входам сравнения, вход управления которого сое- элементов И первой группы и элементов динен с выходом адреса сравнения блока ИЛИ первой группы. вторые входы которых

1755400

Таблица1

Таблица2 подключейы к соетветствующим входам группы входов готовности процесоров блока, а вйходы — к соответствующим входам первого элемента И, выход которого является выходом синхронизации контроля блока 5 и подключен к первым входам второго элемента И и элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, через первый элемент задержки"- С выходом строба и выходом сдвига йервого регистра сдвига и через первый и второй 10 элементы-задержки выход первого элемента И подключен к первому входу элемента

ИЛИ; остальные входы которого подключены к выходам элементов И первой гругтпы; вторе входы которых подключены к инфор- 15 мацйонному входу второго регистра сдвига, вход сдвига которого подключен к выходу элемента ИЛИ, выход триггера соединен с первым входом третьего элемента И, выход которого "подключен к первым входам зле- 20 ментов И второй группы и входу- сдвига третьего регистра сдвига, а также через третий элемент задержки — к входу установки тригера, вход сравнения блока соедййен с вторыми входами второго и третьего эле- 25 ментов И и элемента ИСКЛЮЧАЮЩЕЕ

ИЛИ, выходы элементов ИСКЛЮЧАЮЩЕЕ

ИЛИ и второго элемента И подключены к входу установки и входу сбоса триггера соответственно, выход готовности блока явля- 30 ется выходом старшего разряда третьего регистра сдвига, соответствующие разряды информационного выхода регистра готовности подключены к первым входам элементов ИЛИ второй и третьей групп, а информационного выхода — к выходам элементов И второй группы, вторые входы которых соединены с соответствующими разрядами информационного выхода первого регистра сдвига, соединенных также с первыми входами соответствующих элементов ИЛИ пятой группы, с вторыми входами соответствующих элементов ИЛИ второй группы и через co>1âåòñTâóþùèå элементы

HE группы с вторыми входами соответствующих элементов ИЛИ третьей руппы, информационный выход второго регистра сдвига является выходом состояния процессоров блоха. подключен к информационному входу первого регистра сдвига и сеединен с вторыми входами элементов

ИЛИ пятой группы, выходы которых образуют выход адреса сравнения блока, вь.ход элементов ИЛИ второй и третьей групп подключены к первому и второму входам соответствующих элементов ИЛИ четвертой группы, выходы которых и выходы соответствующих элементов ИЛИ второй и третьей групп составляют группу выходов управления коммутацией блока, - 1755400

Фиг. Л

1755400

Фиг 1 (nucrn 7) фи85 (nucm8) 1755400 о е plan -8-Ииащсаса -- -= -вжмллта семги

/ Ф с - иаоБсммеммыи РМ - жи ижуюиж лю@ееаа .

Составитель В,Коберник

Техред М.Моргентал

Редактор А,Лежнина

Корректор Н.Бучок

Заказ 2900 Тираж Подписное

ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР

113035, Москва, Ж-35, Раушская наб., 4/5

Производственно-издательский комбинат "Патент", г. Ужгород, ул.Гагарина, 101