Программируемый контроллер
Изобретение относится к автоматике и вычислительной технике и может быть использовано для программной реализации быстродействующих дискретных устройствуправления технологическим оборудованием, в частности в системах дозирования, управления испытательным оборудованием, в технике научного эксперимента, а такжедля управления автоматическими линиями и робототехнологическими комплексами и т.п. Цель изобретения - увеличение производительности. Контроллер содержит синхронизатор, блок программного управления, одноразрядный процессор, блок формирования урравляющих сигналов управления, многоразрядный процессор, блок памяти данных, блок вывода, блок ввода, выходы и входы устройства. 11 ил.Изобретение относится к автоматике и вычислительной технике и можцт быть использовано для программной реализации быстродействующих дискретных устройств управления технологическим оборудованием, в частности в системах дозирования, управления испытательным оборудованием, в технике научного эксперимента, а также для управления автоматическими линиями и робототехнологическими комплексами и т.п.Цель изобретения - повышение производительности.На фиг. 1 изображена структурная схема контроллера; на фиг. 2 - структурная схема многоразрядного процессора; на фиг. 3 - 'структурная схема блока программного управления; на фиг. 4 - структурная схема одноразрядного процессора; на фиг. 5 - функциональная схема блока памяти данных; на фиг. 6 - функциональная схема блока вывода; на фиг. 1 - функциональная схема блока ввода; на фиг. 8 - функциональная схема узла сравнения; на Фиг. 9 - временные диаграммы сигналов основных микроопераций устройства; на фиг. 10 - система команд одноразрядного процессора; на фиг. 1.1 -система команд многоразрядного процессора. 'Программируемый контроллер содержит синхронизатор 1, блок 2 программного управления, одноразрядный процессор 3, блок 4 формирования управляющих сигналов, многоразрядный процессор 5, .блок 6 памяти данных, блок 7 вывода, блок 8 ввода, выходы 9 и входы 10 устройства.Многоразрядный процессор5 содержит декодер 11 команд, мультиплексор 12, узел формирования 13 микроопераций, счетчик 14, узел 15 сравнения, одноразрядный (первый) шинный формирователь 16, триггер 17, мультиплексор 18 и многоразрядный (второй) шинный формирователь 19.Блок 2 программного управления (фиг. 3) содержит накопитель 20, счетчик 21 адресов и регистр 22 команд.Одноразрядный процессор 3 (фиг. 4) содержит операционный узел 23, узел форми-слсVI00о оСХ)ON>&
СОЮЗ СОВЕТСКИХ
СОЦИАЛИСТИЧЕСКИХ
РЕСПУБЛИК (я)5 6 06 F 9/00, 15/80
ГОСУДАРСТВЕННОЕ ПАТЕНТНОЕ
ВЕДОМСТВО СССР (ГОСПАТЕНТ СССР) ОПИСАНИЕ ИЗОБРЕТЕНИЯ ---- .
К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ рт,ф (21) 4744581/24 (22) 28.09.89 (46) 07.12.92. Бюл. М 45 (71) Черновицкое. производственное объединение иЭлектронмашм (72) Н,В.Сендульский (56) Заявка ЕПВ М 0130269, кл. G 06 F 9/38, 1984.
Заявка ФРГ N 3302940, кл. G 06 F 9/22, 1983. (54) ПРОГРАММИРУЕМЫЙ КОНТРОЛЛЕР (57) Изобретение относится к автоматике и вычислительной технике и может быть использовано для программной реализации быстродействующих дискретных устройств
Изобретение относится к автоматике и вычислительной технике и может быть использовано для программной реализации быстродействующих дискретных устройств управления технологическим оборудованием, в частности в системах дозирования, управления испытательным оборудованием. в технике научного эксперимента, а также для управления автоматическими линиями и робототехнологическими комплексами и т,п, Цель изобретения — повышение производительности.
На фиг. 1 изображена структурная схема контроллера; на фиг. 2 — структурная схема многоразрядного процессора; на фиг..
3 — структурная схема блока программного управления; на фиг. 4 — структурная схема одноразрядного процессора; на фиг. 5— функциональная схема блока памяти данных; на фиг. 6 — функциональная схема блока вывода; на фиг. 7 — функциональная схема блока ввода; на фиг. 8 — функциональная схема узла сравнения; на фиг. 9 — вре. Ж 1780086 Al управления технологическим оборудованием, в частности в системах доэирования, управления испытательным оборудованием, в технике научного эксперимента. а также. для управления автоматическими линиями и робототехнологическими комплексами и т.п. Цель изобретения — увеличение производительности. Контроллер содержит синхронизатор, блок программного управления, одноразрядный процессор, блок формирования управляющих сигналов управления, многоразрядный про-, цессор, блок памяти данных, блок вывода, блок ввода, выходы и входы устройства. 11 ил. менные диаграммы сигналов основных микроопераций устройства; на фиг, 10 — система команд одноразрядного процессора; на фиг, 11 — система команд многоразрядного процессора.
Программируемый контроллер содержит синхронизатор 1, блок 2 программного управления, одноразрядный процессор 3, блок 4 формирования управляющих сигна- (© лов, многоразрядный процессор 5, блок 6 памяти данных, блок 7 вывода, блок 8 ввода, выходы 9 и входы 10 устройства.
Многоразрядный процессор 5 содержит декодер 11 команд, мультиплексор 12, узел О формирования 13 микрооперации. счетчик
14, узел 15 сравнения, одноразрядный (первый) шинный формирователь 16, триггер 17, мультиплексор 18 и многоразрядный (второй) шинный формирователь 19.
Блок 2 программного управления (фиг.
3) содержит накопитель 20. счетчик 21 адресов и регистр 22 команд.
Одноразрядный процессор 3 (фиг. 4) содержит операционный узел 23, узел форми1780086
14 (13 )12 111 10 (Э 8 )7 6 5 (4 3 2 1 0
Код адреса бит-канала
Код операции рования 24 микроопераций, декодер 25 команд, триггер 26, элемент ИЛИ 27,,триггер
28, мультиплексор 29 и одноразрядный шинный формирователь 30.
Блок 6 памяти данных (фиг, 5) содержит узел 31 управления, одноразрядный шинный формирователь 32, многоразрядный шинный формирователь 33, многоразрядный шинный приемник 34, одноразрядный оперативный накопитель 35 и многоразрядный оперативный накопитель 36, Блок 7 вывода (фиг. 6) содержит узел 37 управления, одноразрядный шинный приемник 38, многоразрядные шинные приемники 39 и 40, дешифратор 41, дешифратор
42, группу триггеров 43 и выходные усилители 44.
Блок ввода (фиг. 7) содержит узел 45 управления, одноразрядный шинный передатчик 46, многоразрядный шинный передатчик 47, мнсгоразрядный шинный приемник 48, мультиплексор 49, группу мультиплексоров 50 и входные нормализатооы 51.
Схема 15 сравнения (фиг. 8) содержит группу (и + 1) элементов РАВНОЗНАЧНОСТЬ 52 и группу и элементов И 53 с количеством входов от 2 до (и + 1), Устройство работае1 следующим абра;-:ом.
В исходном состоянии синхронизатор
1, счетчик 21 адресов и регистр 22 команд блока " (см. фиг. 3) и группа триггеров 43 блока 7 вывода (см. фиг, 6) сброшены сигналом узла самосброса по включению питания или нажатия кнопки "Сброс", которые в графических материалах не изобрэ>кены.
Нажатием кнопки "Пуск" (на черте>ках не показана) осуществляется запуск синхронизатора 1, который начинает выдавать последовательности тактовых импульсов
tt-tc;, которыми осуществляется синхронизация работы всего устройства.
Коды команд хранятся и выдаются блоком 2 (см, фиг. 3). Выбор командного слова в накопителе 20 осуществляется кодом адреса команды, поступающем из счетчика 21 адресов. Запись выбранного командного слова в регистр 22 команд осуществляется сигналомДРК, поступающим из блока 4 формирования управляющих сигналов. Формирование кодов адресов команд осуществляется двумя способами:
1) последовательным, путем инкрементирования "1" в счетчик 21 адресов сигналом +1СА, поступающим из блока 4;
2) параллельным, при выполнении команд перехода, при этом запись кода адреса из регистра 22 команд в счетчик 21 адресов осуществляется сигналом 3СА.
Коды команд с выходов блока 2 подаются дальше следующим образом: код признэка процессора и код операции поступают на входы одноразрядного 3 и многоразрядного
5 процессоров, коды адресов операндов dqресных команд — на адресную шину А, В зависимости от кода признака процессора и кода операции команды выполняются:
1) одноразрядным процессором 3 без участия многоразрядного процессора 5;
2) одноразрядным процессором 3 с учас",ием многоразрядного процессора 5, при этом триггер 17 результата сравнения является операндом при выполнении одноразрядным процессором 3 некоторой части ,команд приема и логической обработки;
3) многоразрядным процессором 5 без участия одноразрядного процессора 3;
4) многоразрядным процессором 5 с участием одноразрядного процессора 3, при этом значение сигнала с информационного выхода одноразрядного процессора 3
30 является условием выполнения многоразрядным процессором 5 некоторой части усл о вн ых кома нд.
Ввод двоичной информации с входов 10 устройства для ее обработки одноразрядным 3 и многоразрядным 5 процессорами обеспечивается блоком 8 ввода.
Промежуточное хранение результатов обработки одноразрядной и многоразрядНоА информации обеспечивается одноразрядным и многоразрядным оперативным запоминающими устройствами блока 6 памяти данных, Вывод результатов обработки информации на выходы 9 устройства в виде одноразрядных и многоразрядных двоичных слов обеспечивается блоком 7 вывода, Одноразрядный процессор 3 (см. фиг. 4
) осуществляет прием и логическую обработку одноразрядных операндов, а также выдачу результатов их обработки. Формат командного слова одноразрядного процессора 3 имеет вид;
1780086 где 0-15 — разряды регистра 22 команд РКΠ— РК15, В РК15 кодируется признак процессора
ПП.
ПП: = 0 — признак одноразрядного.процессора.
Адресное пространство каждого периферийного блока составляет 512 бит.
В одноразрядном процессоре 3 код признака процессора и код операции поступают на входы декодера 25 команд и операционного узла 23. Декодер 25 команд осуществляет декодирование кода операции и вырабатывает потенциальные (в пределах, длительности цикла команды) сигналы управления, Таблица программы логической матрицы ПЛМ, реализующей декодер 25 команд, имеет вид:
Конъюнкции
Дизъюнкции
Входные переменные
Выходные йункции т
С В ЮЯ(ОП1, 1/И(l1/В (РК15 РК14 РК13 РК12 РК11 РК10
1
Цифрами "1" и "0" обозначено соответственно прямое и инверсное вхождение входной переменной в конъюнкцию.
"-" — входная переменная в данную конъюнкцию не входит.
"Т" — конъюнкция входит в выходную функцию.
"/" — конъюнкция в выходную функцию не входит.
Входные сигналы второго декодерэ 25 команд — разряды регистра 22 команд РК10 — PK15.
4) = — выдача результата обработки одноразрядной информации;
5) ОП 01, ОП1(— разряды кода операнда: б) 1/М1 — признак разрядности обрабатываемой информации, причем 1/M(: 0 соответствует одноразрядной информации;
7) П/B> — прием или выдача информации, причем П/В(: = 0 — выдача, П/B>: = 1.— . прием.
При выполнении команд по приему и обработке одноразрядной информации информационный сигнал d1 от выбранного периферийного блока поступает через одноразрядный шинный формирователь 30 в операционный узел 23, в котором осуще-. ствляется обработка принимаемой информации б1. Операционный узел 23 представляет собой комбинированную схему. Таблица программы ПЛМ, реализующей операционный узел 23, имеет вид:
Выходные сигналы декодера 25 команд:
1) AMS — адресный сигнал мультиплексора 29:
2) CS u BS — сигнал выборки и сигнал управления одноразрядного шинного фор- 55 мирователя 30, причем BS: = 1 — выдача информации, BS: = 0 — прием информации;
3) Ф Ф вЂ” прием и логическая обработка одноразрядной информации;
2 0
3 1
4 1
5 1
6 0
7 0
8 0
9 1
1011
12 0
13 0
14.0
Т
/
0 - /
1 - /
1 /
/
/ / /
Т / /
Т Т /
Т Т /
Т Т /
/ Т /
/ / Т
/ / /
/ / /
/ / /
/ / /
I / /
/ / /
/ / /
/
/
/
Т
/
/
/ / / /
/ / / /
/ / / /
/ / / /
/ / Р /
/ / / Т
/ / / /
/ / / /
Т Т / /
/ Т / /
/ Т / /
/ / Т /
/ / Т /
/ T /
1780086
Конъюнкции <изъюнкции
Входные переменные
Выходные функции
1 ACORN ACI PK14
ЭАСО ABACI
Т
Т
Т
Т
Т
/
2О 1
1) прием (AC0); = (d1} (ACQ) (АС1): = О (АС1) = О; (д )
-2) конъюнктивный прием (ACO): = (АСО) - (М) (АСО) : =(АСО) (1, ) (АС1); = (АС1) (AC1): = (АС1)
3) дизъюнктивный прием (АСО): = (AC0) (И1}(ACO): =(AC0) V(d1
Входные сигналы операционного узла
23:
1) d1 — значение вводимого одноразрядного информационного слова;
2) АСО и АС1 — предыдущие состояния триггеров 26 и 28;
3) РК12 — РК14 — разряды регистра 22 команд.
Выходные сигналы операционного узла
"3 — входные информационные сигналы триггеров 26 и 28 ВАСО и DAC1.
Операндами при приеме и логической осработке одноразрядной информации служат информационные сигналы блока 6 памяти данных,, блока 8 ввода и триггера 17 результата сравнения многоразрядного процессора 5. Операционный узел 23 обеспечивает прием и логическую обработку прямых и инверсных значений вводимой информации следующим образом;
3О (AC1):= (ACO) 3 (AC1) (AC1): = (ACO)Y 9(AC1) Фиксация результатов приема и логической обработки вводимой информации осуществляется микрооперацией "3" нс,АС, сигнал которой выдается узлом формирования 24 микроопераций. Таблица и рограммы ПЛМ, реализующей узел 24, имеет вид:
Дизъюнкции
Конъюнкции
Выходные функции
Входные переменные
tg г а 1/И (:7Ф
/ /
/ /
Т /
/ Т
1 О
2 1
4 — - 1 О
2) Знс.АС вЂ” занесение информации в триггеры 26 и 28 при выполнении команд
55 приема и логической обработки;
3) 3D1 — фиксация информационного слова блоком 7 вывода или блоком 6 памяти данных при выдаче информации;
Входными импульсами узла 24 являются тактовые импульсы t>, +тз и И синхронизатора 1 и сигналы управления декодера 25 команд.
Выходные сигналы узла 24 м:
1) ЗРК1 — занесение в регистр 22 команд;
1 1
2 О
3 1 1
4 О
5 1
6 - 1
7 0
9
10 1
О
О
О
О
1
1 О
1 1
О О
О 1
1 0
1 1
0 0
О О
1
О
/
/
/
Т т
ЗРК Знс.АС:3 1 +1СА
8 (7
Код адреса байт-канала
Код операции
Код формата сравнения
2) команды безусловного и условного перехода
1 I
11 10 9 8 7 6 5 4 3 2 1
15 14 13 12 о
Код операции:
Код адреса перехода
3) арифметические команды (инкремент
"1" безусловный, инкремент "1" условный, 5 ч 3 2 1 0
14 13 1" 11 10 9 8 7 6
Код операции где "-" — незначимые разряды командного 5 4) команды безусловной и условной вы55 слова; дачи многоразрядной информации:
4) +CA> -инкремент счетчика 21 адресов, Результат логической обработки Рез формируется при помощи элемента ИЛИ 27 следующим образом: (Рез): =(АСО) у (АС1).
При выполнении команд по выдаче одноразрядной информации выдаваемой одноразрядный информационный сигнал d0 формируется при помощи мультиплексора
29 следующим образом: (d0): =(Реэ) Л(РК12) v (Рез) ЛРК12.
Выдаваемый информационный сигнал
d0 может адресоваться в блок 6 памяти данных, в блок 7 вывода, восприниматься многоразрядным процессором 5.
Связь одноразрядного процессора 3 с интерфейсной одноразрядной информационной шиной d осуществляется посредством двунаправленной шины одноразрядного шинного формирователя
30.
Сигналы ОП 1, ОП11, 1/М1, П/В1, 3 Р К1, +1СА, 30 образуют выход признаков одноразрядного и роцессора 3.
Многоразрядный процессор 5 (фиг. 2) выполняет команды приема и логической
1780086 10 обработки многоразрядных операндов, выдачи многоразрядных и одноразрядных информационных слов. а также арифметические команды и команды перехода. При выполнении команд приема информации выполняется также операция сравнения принимаемого информационного слова с содержимым счетчика 14 и вырабатывается логический признак Е, который фиксируется триггером 17. При этом число сравниваемых разрядов выбирается кодом формата сравнения, содержащимся в командном слове. Команды переходов. выдачи многоразрядной информации, инкремент 1, декремент 1 разделяются на безусловные и условные. Условиями выполнения условных команд могут быть следующие сигналы: "Реэ", "Реэ". "Е", "Е" .
При работе многоразрядным процессором 5 выполняются команды с признаком процессора ПП: = 1. Команды, выполняемые многоразрядным процессором 5, образуют группы, имеющие следующие форматы командных слов:
1) команды приема информации со сравнением, команды инкрементирование со сравнением: декремент безусловный, декремент "1" условный);
45, команда сброса операционного регистра:
11 1780086 12
5 !7 3 2 1 0
Код адреса байт-канала
Код операции
5) команды выдачи и нфopмаqи!/!. (одноразрядной
8 7 6 5 !! 3
14 (13 12 11 10 9
Код адреса бит-канала
Код операции (В многоразрядном процессоре 5 код р ака и код операции декодируется де20 кодером 11 команд, который представляет собой комбинационную схему и формирует на своих выходах потенциальные (в течение цикла команды) сигналы управления.
Таблица программы ПЛМ, реализующей декодер 11 команд, имеет вид:
При =::ом информационный объем блока . с!9ставляет 2К(2048) 16-разрядных слов и ограничивается в данном случае разрядностью кода адреса перехода команд перехода. Адресное пространство каждого из периферийных блоков (блока 6 памяти дан.ûõ, блока 7 вывода, блока 8 ввода) составляет 512 бит и(или) 64байта.
Диэъюнкции
Vol ъыи ци ".
Зыкодные 4ункции ,(,I:, (-"-1 —- и
ВВ! (ИБ ИУ ДБ (ЛУ 3Р )3Е СР ПБ ПУ ППО,„П1и 1/М /В„)ВБ ВУ ПП! Ькоцны. еерсне и.ые т
i PKI 01ГК9 (РКIК(РК14!РК19(РК12(РК! !! РКЗ PK7 I РКБ и,(wÄ);:
Т / /
Т Т /
Т Т /
Т Г /
Т Т /
/ Т
/ / T
/ / Т
/ с
/ /
/ / /
/ I /
/ l /
/ / /
/ /
/ / /
/ / /
/ / /
/ / /
/ / /
/ / /
/ / /
/ l /
/ / /
/ /
/ / l
/ / /
/ / /
/ / /
/ / /
/ I /
/ / /
/ / /
О О
О О
1 0 О
1 0 О
1 О О
1 0 1
1 О !!
1", (9 О
ll
17.
14
I: !
6 з7
18 1
IÝ го
2I
22
23
24 I
29 1
26
27
28 Т
29 1
31
32
33
34 !
О
r. ! " 0 ! 0
I 1 0
1
1 - 1
0 0 1
1 0 О
1 О О
1 О О
1 0 0
I 1 0
О 0 О
Î О 0
0 О 0
0 1
1 0
О О
О t, .(...(.
/ / /
/ / / / ! / / /
/ / / /
/ / / /
/ / / /
/ / / /
/ / / /
/ / / /
/ / /
T / / /
/ Т / /
Т
/ / Т /
/ / Т /
/ / / Т
/ / /
/ / !
/ / / /
/ / / /
/ / / /
/ / / /
/ / / /
/ / / /
/ / /
/ / / /
/ / / / ! / / /
/ / / /
/ / / /
/ / / /
/ / / /
/ / / /
/ / / /
/ /
/ /
/ /
/ /
/ /
/ /
/ /
/ /
/ /
/ /
/ /
/ /
/ /
/ /
Т /
Т /
/ Т
/ Т
/ /
/ /
/ /
/ /
/ /
/ /
/ /
/ /
/ /
/ /
/ / ! /
/ / ! /
L(/ / /
/ /
/ / /
/ / /
/ / /
/ / /
/ / /
/ / / ! /
/ / /
Т / /
/ / /
/ / /
/ / /
/ / /
/ / /
/ / /
Т / /
Т / /
/ Т /
/ / Т
/ / /
/ / /
/ / /
/ / /
/ / /
/ / /
/ / /
/ / /
/ / /
/ / /
/ /
/ / / (/ /
/ /
/ /
/ /
/ /
/ /
/ l
/ /
/ /
/ / ! /
/ /
/ /
/ /
/ /
/ /
/ /
/ /
/ /
/ /
/ /
Т /
Т /
Т /
Т / ! Т
/ /
/ /
/ /
/ /
/ /
/ /
/ /
/ /
/ /
/ /
/ /
/ /
/ /
/ /
/ Т
/ /
/ /
/ /
/ /
/ /
/ /
/ /
/ /
/ /
/ /
/ /
/ /
/ /
/ /
/ /
/ /
/ /
/ /
Т /
/ / ! /
/ /
/ /
/ /
/ /
/ /
/ /
/ /
/ /
/ /
/ /
/ T
/ /
/ /
/ /
/ /
/ /
/ /
/ /
/ /
/ /
/ /
/ ! /
/ /
/ /
/ /
/ /
/ /
/ /
/ Т
/ Т
/ l
/ /
/ /
J.J.
/ /
/ /
Т /
Т /
/ /
/ /
/ /
/ /
/ Т
/ /
/ /
/ /
/ / !
/ / ! /
/ /
/ / ! /
/ / ! /
/ /
/ /
/ /
/ / ! /
/ /
/ / ! /
Т /
Т /
Т /
Т /
1780086
Дизъонкции Нон!фикции
Рихоцние функции (Б и (Iïï (иБ 1 Бу 1 РР 1 ББ )иу 1 3 1 зе 1 Бр ) ВБ ) у I ВБ 1 Ву 1 ° -е ° 3 р)з уеIJБУП е- 1зи )рзр
Вхо/1ние оереиеннне
/ / /
/ / /
/ / /
/ / /
Т / /
/ Т /
/ / /
/ / /
/ / /
/ / /
/ / Т
/ / Т
/ / /
/ / /
/ / /
/ / /
/ / /
/ / /
/ / /
/ / /
Т / /
/ Т /
/ / Т
/ / T
/ / /
/ / /
/ / /
/ / /
Т /
/ Т
/ Т
/ /
/ /
/ /
/ /
/ /
/ /
/ /
/ /
/ /
1 - 1
2 - 1
3 - 1
4 - 1
6
7 в э
1О
ll
12
13
Входные сигналы декодера 11 командразряды регистра 22 команд РКб--РК15, Выходные сигналы декодера 11 команд:
1) CSn u BST — сигнал выборки и сигнал управления многоразрядного шинного формирователя 19, причем BS115: = 1 — выдача информации. BS: = С вЂ” прием информации;
2) CS> и BSi — сигнал выборки и сигнал управления одноразрядного шинного формирователя 16, причем ВБТ; = 1 — выдача информации, BS<: = 0 — прием информации;
3) ПП вЂ” признак процессора;
4) ИБ — инкремент безусловный;
5) ИУ вЂ” инкремент условный;
6) ДБ — декремент безусловн ый;
7) ДУ вЂ” декремент условный;
8) ЗР— занесение в счетчик 14; 9) 3E — занесение в триггер 27 результата сравнения;
10) CP — сброс счетчика 14;
11) ПБ — переход безусловный;
12) ПУ вЂ” переход условный;
13) ОП М, ОП1М вЂ” код операнда;
14) 1/Мм — признак разрядности обраВходными сигналами узла 13 являются тактовые импульсы ti- а синхронизатора 1, сигналы управления декодера 11 команд и информационный сигнал условия выполнения условных команд 0У, который поступает с выхода мультиплексора 12.
Выходными сигналами формирователя
13 являются сигналы микроопераций:
1) +1Р— инкремент счетчика 14;
2) -1Р— декремент счетчика 14;
3) ЗнсР— параллельное занесение в, счетчик 14;
4) ЗнсТŠ— занесение в триггер 17 результата сравнения; ,5) R — сброс счетчика 14;
6) ЗРКее — занесение в регистр 22 команд; батываемой информации, 1/М„; =: 0 — одно разрядная информация, .1/М„: = 0 многоразрядная информация;
15) П/Вн! — прием или выдача информации, П/BM . = 0 — выдача, П/В!е. = 1 — прием;
16) ВБ — выдача информации безусловная;
17) BY — выдача информации условная.
1р Узел 15 сравнения (фиг, 8) функционально представляет собой совокупность схем сравнения с разрядностью от и1н до (и + 1) и формирует на своих выходах результаты сравнения одно. двух, ..., и+ 1 (восьми) раз15 рядов вводимой информации и сигналов с выходов счетчика 14. Выбор результата сравнения осуществляется при помощи мультиплексора 18 кодом формата сравнения.
20 Узел формирования 13 микроопераций представляет собой комбинационную схему и выдает импульсные сигналы микроопераций, Таблица программы ПЛМ. реализующей узел 13. имеет вид:
7) +1CAM — инкремент счетчика 21 адресов;
45 8) ЗСАМ вЂ” параллельное занесение в счетчик 21 адресов кода адреса перехода;
9) 3DM — фиксация информационного слова периферийным блоком при выдаче информации.
50 Команды многоразрядного процессора
5 реализуется путем последовательного выполнения микроопераций, инициируемых сигналами микроопераций:
1) команда приема информации со
55 сравнением (Е): =- (РО-РФ(= (010 — 01Ф) (P0 — Р7): = (D10 — D17);
2) команды инкрементирования со сравнением
1780086
15 (00-Р7): =(PO-Ð7) + 1 (Е); = (PO — PФ) =- (В10 — D1ct );
3) команда безусловного перехода (CAO-ÑA11); =- (РКО-Р К11);
4) команды условных переходов (САΠ— САП): =(PKO РК11), если (DY); = 1;
5) команда лчкремент "1" безусловный (P0 — Р7). = (РΠ— Р7) + 1;
6) команды инкремент "1" условный (РО-Р7): =-(РΠ— Р7) -1, если (DY) . = 1;
7) команда декремент "1" безусловный (РΠ— Р7), = (РΠ— Р7) - 1;
8) команды лекремент "1" условный (РО-Р7): = (PO-P7) - 1, если (0У): = 1;
9) команда сброса счетчика (PO--Р7), = 0016, 10) команды безусловной выдачи многоразрядной информации (D00 — DO7): = (PO — Р7);
11) команды условной выдачи многоразрядной информации (D00-DO7); = (РО-07), если (DV): = 1;
12) команда выдачи одноразрядной информацли (d 0), .=(Е).
Принятые при этом обозначения;
1) (Е) — содержимое триггера 17 резуль-.ата сравнения;
2) (PO-Р7) — содержимое счет ика 14;
3) (010-D17) — г ринимаемое многоразоядное информационное слово;
4) (РО-РФ) и (010-О1Ф} — усеЧенные трехразряд,blM кодом формата сравнения и фоомационные слова, cD (0-7};
5) (PO — P7) — предыдущее состояние сч етч и ка 14, 6) (САО-СА11) — содержимое счетчика 21 адресов, 7) (PKO — РК11) — код адреса переход как часть командного слова;
8) (DY) — информационный сигнал условия выполнения условных команд, (0У)6 (Рез, Рез, Е, Е };
9) (DÎÎ вЂ” D07) — выдаваемое многоразрядное информационное слово;
10) (dO) — выдаваемое одноразрядное информационное слово, Связь многоразрядного процессора 5 с интерферейной одноразрядной информационной шиной d осуществляется посредством двунаправленной шины одноразрядного шинного формирователя
16, с интерфейсной многоразрядной информационной шиной D — посредством двунаправленной шины многоразрядного шинного формирователя 19.
Сигналы ОП4, ОП1м, 1/Мм, П/Вм, ЗРКм, +1САм, ЗСАм, 30м образуют выход признаков многоразрядного процессора 5.
16
В блоке 4 при использовании сигналов признаков одноразрядного 3 и многоразрядного 5 процессоров вырабатываются об щие сигналы управления, а также формируется из сигналов узла самосброса
AR и кнопки СБРОС сигнал установки в ис° ходное состояние УО, Первая часть сигналов управления подается в блок 2, вторая часть образует группу интерфейсных сигналов управления С.
Логически сигналы управления формируются при помощи восьми элементов ИР,ill и одного повторителя согласно следующим выражениям:
1,1. ЗРК; = ЗРК) V ЗРК;
1.2, +1СА1: = +1СА1Ч+1 САм, 1 3. ЗСА: =- ЗСАм, 1.4, УО: = ARv СБРОС.
2.1. СОП: = ОП 1уОПфм:
2.2. СОП1: = ОП1У ОП1м, 2.3, С1/М: =1/М1 Y1/M;
2.4. СП/В: = П/В1уП/B;
2.5. CÇD: 301У30м.
Блок 6 памяти данных (фиг. 5) предназначен для записи, хранения и выдачи одноразрядных и многоразрядных информационных слов, Код адреса ячейки. памяти поступает из блока 2 по адресной шине А через многоразрядный шинный при30 емник 34 на адресные входы одноразрядного 35 и многоразрядного 36 оперативных накопителей. Обмен одноразрядной информацией между одноразрядным оперативным накопителем 35 и одноразрядной информационной шиной d осуществляется посредством одноразрядного шинного формирователя 32. Обмен многоразрядной информацией между многоразрядным оперативным накопителем 36 и многоразрядной информационной шиной D осуществляется посредством многоразрядного шинного формирователя 33. Внутренняя организация работы блока 6 памяти данных осуществляется при помощи узла 31 управ45 ления, который представляет собой комбинационную схему.
В узле 31 управления. используя сигналы шины управления С, формируются следующие внутриблочные сигналы управления:
1) СЗэ2,э5: = С ОП у Л сои Л с /м
2) ВБз2: = СОПЕЛ Coll1 A с,/м Ли Яj
3) CS33,36: = СОПфЛ соп Л С{/M )
4) В$зэ: = СОПЕЛ ЛС1/ЛлЛСЦ/Ь
5} СЯз4: = СОП фЛ â€” Cotl ) 6) W/RÇ5.Ç6: = СОПфЬ С П ЛСПО Л С Э) где 32-36 — индексы, соответствующие позиционным номерам элементов блока 6 памяти данных, При обращении одноразрядного процессора 3 к блоку 6 памяти данных возможны запись или чтение одноразрядного информационного слова. При обращении многоразрядного процессора 5 к блоку 6 памяти данных возможны запись или чтение многоразрядного информационного слова, а также запись одноразрядного информационного слова.
Блок 7 вывода (фиг. 6) предназначен для выдачи на выходы 9 устройства результатов обработки информации одноразрядным 3 и многоразрядным 5 процессорами в виде одноразрядных и многоразрядных слов.
Код адреса канала вывода поступает с адресной шины А через многоразрядный шинный приемник 40 следующим образом:
1) на входы дешифратора 41, кроме входа с весом 2О, поступает код адреса бит-канала;
2) на входы дешифратора 42 поступает код адреса байт-канала.
Внутренняя организация работы блока
7 вывода осуществляется при помощи узла
37 управлегния, который представляет собой комбинационную схему. B узле 37 управления, используя сигналы шины управления С, формируются следующие внутриблочные сигналы управления:
1) Сязв =с у ЛСОП1Л а/ )
2) С$з9 сОпу л соп1 л м )
3) С$4о: сОП Ь Л Cî«
4) CE41: сопфлсоп1лс (мл сп(; лезу
5) СЕ4г: Сопр ЛсоП„ЛСМЛсп ЛСЮ, Шестой сигнал — сигнал Я4з, формируется схемой самосброса по включению питания, входящей в узел 37 управления;
38 — 43 — индексы, соответствующие позиционным номерам элементов блока 7 вывода.
При обращении одноразрядного процессора 3 к блоку 7 вывода осуществляется выдача одноразрядного информационного слова.
При обращении многоразрядного процессора 5 к блоку 7 вывода возможны выдача одноразрядного или многоразрядного йнформационного слова.
1780086
ЗО
18
Блок 8 ввода (фиг, 7) предназначен для обеспечения приема одноразрядным 3 и многоразрядным 5 процессорами выбранных информационных сигналов с входов 10 устройства для их последующей логической обработки.
Код адреса канала ввода поступает с адресной шины А через многоразрядный шинный приемник 48 следующим образом:
1) на адресные входы мультиплексора
49 поступает код адреса бит-канала в информационном байте;
2) на адресные входы группы мультиплексоров 50 поступает код адреса байт-канала.
Вся совокупность входных цифровых сигналов с входов 10 устройства через входные нормализаторы 51 поступает на соответствующие информационные входы мультиплексоров группы мультиплексоров
50, благодаря которым на многоразрядную информационную шину О через многоразрядный шинный передатчик 47 мультиплексируется выбранное кодом адреса байт-канала многоразрядное информационное слово. Кроме тога, указанное многоразрядное информационное слово мультиплексируется при помощи мультиплексора 49 в одноразрядный информационный сигнал, который через одноразрядный шинный передатчик 46 поступает на одноразрядную информационную шину d.
Внутренняя организация работы блока
8 ввода осуществляется при помощи узла 45 управления, который представляет собой комбинационную схему, В узле 45 управления, используя сигналы шины управления С, формируются следующие внутриблочные сигналы управления:
") CS4a: = у ЛСОПМ ЛСП/ЬЛ - (м )
2) CS47 соп лсОп4лсЩь л сл(лл) 3) CS48: = ЛСОП4 Л СП/
СОП
) где 46 — 48 — индексы, соответствующие позиционным номерам элементов блока 8 ввода.
При обращении одноразрядного процессора 3 к блоку 8 ввода осуществляется прием одноразрядного информационного слова. При обращении многоразрядного процессора 5 к блоку 8 ввода 6существляется прием многоразрядного информационного слова.
При обращении одноразрядного процессора 3 к многоразрядному процессору 5 осуществляется прием по одноразрядной
1780086 информационной шине d и логическая обработка одноразрядным процессором 3 сигнала состояния триггера 17 результата сравнения "Е".
При выполнении многоразрядным процессором 5 соответствующей части условных команд сигнал, определяющий их выполнение, поступает по одноразрядной информационной шине d из одноразрядного процессора 3 в виде сигнала "Рез" — результата логической обработки, предварительно произведенной одноразрядным процессором 3, Временные диаграммы формирования основных микроопераций представлены на фиг. 6: при выполнении команд по приему и логической обработке информации Ц1; арифметических команд и команды сброса счетчика Ц2; команд по выдаче информации
ЦЗ; команд перехода Ц4.
Приведенные выше программы ПЛШ, реализующие декодер 25 команд, операционный узел 23, узел 24, декодер 11 команд, узел 13, соответствуют представленным на фиг. 10 и 11 системам команд одноразрядного 3 и многоразрядного 5 процессоров.
При описании примера конкретного выполнения заявленного устройства и в графических материалах приняты следующие обозначения и индексы: и — разрядность многоразрядного процессора 5; в- разрядность кода адреса одноразрядного операнда;
l — разрядность кода адреса и-разрядного операнда;
h — разрядность кода адреса бита в лраэрядном слове, причем
ll + 1 = !092(п + 1); m =- I + ll + 1;
S+ 1 — количество адресуемых одноразрядных каналов ввода, вывода, одноразрядных ячеек блока памяти данных, причем S + 1 = 2m+1;
r+ 1 — количество адресуемых п-разрядных каналов ввода, вывода и-разрядных ячеек блока памяти данных, причем (г+ 1) = 2 (S + 1) = (n + 1) (r + 1).
Формула изобретения
1. Программируемый контроллер. содержащий синхронизатор, блок программного управления, блок формирования управляющих сигналов, одноразрядный и многоразрядный процессоры, блок памяти данных, блок вывода и блок ввода, причем выход синхронизатора соединен с тактовыми входами одноразрядного и многоразрядного процессоров, входы кода команды
55 которых соединены с выходом блока программного управления и с адресными входами блока памяти данных, блока ввода и блока вывода, первый информационный вход-выход блока памяти данных, первый информационный вход блока вывода и первый информационный вход блока ввода обьединены и соединены с первым информационным входом-выходом многоразрядного процессора, выходы признаков одноразрядного и многоразрядного процессоров соединены соответственно с пеавым и вторым информационными входами блока формирования управляющих сигналов, первый выход которого соединен с входом синхронизации блока программного управления, второй выход блока формирования управляющих сигналов соединен с входом управления записью-чтением блока памяти данных, входом управления выдачей блока вывода и входом управления приемом блока ввода, инормационный выход блока вывода и информационный вход блока ввода являются соответственно выходом и входом данных программируемоro контроллера, отл и ча ю щеес ятем, что, с целью повышения производительности, второй информационный вход-выход многоразрядного процессора соединен с информационным входом-выходом одноразрядного процессора, с вторым информационным входом-выходом блока памяти данных, с вторым информационным входом блока вывода и с вторым информационным выходом блока ввода, причем многоразрядный процессор содержит декодер команд, узел формирования микроапераций, первый и второй шинные формирователи, триггер, первый и второй мультиплексоры, счетчик и узел сравнения, причем тактовый вход многоразрядного процессора соединен со стробирующим входом узла формирования микроопераций, первый и второй выходы которого соединены соответственно с синхровходом триггера и с входом занесения счетчика, третий выход счетчика объединен с выходом декодера команд и соединен с выходом признаков многоразрядного процессора, первый и второй информационные входы-выходы которого соединены соответственно с входами-выходами первого и второго шинных формирователей, управляющие входы которых соединены с входом кода операции узла формирования микроопераций и с выходом декодера команд, информационный вход которого соединен с входом кода команды многоразрядного процессора и с управляющими входами первого и второго мультиплексоров, выход первого шинного
1780086 формирователя соединен с информационным входом счетчика и с первым информационным входом узла сравнения, второй информационный вход которого соединен с выходом счетчика и информационным входом первого шинного формирователя, выходы узла сравнения соединены с информационными входами первого мультиплексора, выход которого соединен с информационным входом триггера, выход которого соединен с информационным входом второго шинного формирователя и с первым информационным входом второго мультиплексора, второй информационный вход и выход которого соединены соответственно с выходом второго шинного форми5 рователя и с входом условия узла формирования микроопераций.
2. Контроллер по и. 1, о тл и ч а ю щ и йс я тем, что выходы узла формирования микроопераций с четвертого по шестой соединены соответственно с входом прибавления единицы. с входом вычитания единицы и с входом установки в "0" счетчика.
1780086
1780086
1780086
1780086
1780086
1780086
1780086
1780086
5 КЯ олераи,и
D бб
Г/S А
ЛРФ AA
1011
ЮУЛА/ A
ЛУГ А
У 1, ah Å 1 Ah
° « j Д у °
1 /707
Редактор о ректор M Демчик
Техред
Заказ 4437 Тираж Подписное
ВНИИПИ Государственного комитета оо изобретениям и открытиям при ГКНТ СССР
113035, москва, Ж-35, Раушская наб., 4/5
Производственно-издательский комбинат "Патент", г, Ужгород, ул.Гагарина, 101
Юююаюд каиыЬ
Я Л аУ Яс РЩБФ
/ВЮ
ПфйМ
Баде-каналс
ХоР аРрееи
&em-кпнпла
Aod u@ecu
Бит- юная