Дублированная вычислительная система

 

Изобретение относится к области вычислительной техники и автоматики и может быть использовано в отказоустойчивых управляющих и вычислительных системах. Устройство содержит основное и дублирующее устройства, коммутатор, первый и второй регистры данных, регистр выхода, первый элемент ИЛИ. Новым в устройстве является то, что, с целью повышения достоверности выходной информации и надежности функционирования, дополнительно введены регистр предварительного анализа , регистр окончательного анализа, блок окончательного анализа, дешифратор, элемент сравнения, счетчик, первый и второй триггеры фиксации, первый и второй триггеры тестового контроля, второй, третий, четвертый, пятый, шестой, седьмой элементы ИЛИ, первый, второй и третий элементы И, формирователь импульсов. 9 ил.

СО!03 СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК (я)з G 06 F 11/18

ГОСУДАРСТВЕННОЕ ПАТЕНТНОЕ

ВЕДОМСТВО СССР (ГОСПАТЕНТ СССР)

ОПИСАНИЕ ИЗОБРЕТЕНИЙ.:- :.=

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ (21) 4794286/24 (22) 19.02.90 (46) 23.12,92. Бюл. ¹ 47 (71) Московское приборостроительное конструкторское бюро "Восход" (72) B.À.Têà÷åíêo, В.С,Харченко, Г.Н.Тимонькин, С.Н.Ткаченко, А.Л.Говоров и . С. С, Мощи цкий (56) Авторское свидетельство СССР

¹ 1101827, кл. G 06 F 11/18, 1982.

Авторское свидетельство СССР

¹ 1390612, кл, G 06 F 11/16, 1986(прототип). (54) ДУБЛИРОВАННАЯ ВЫЧИСЛИТЕЛЬНАЯ СИСТЕМА (57) Изобретение относится к области вычислительной техники и автоматики и может быть использовано в отказоустойчивых упУстройство относится к области вычислительной техники и автоматики и.может быть использовано в отказоустойчивых управляющих и вычислительных системах, работающих в реальном масштабе времени, в частности в системах со STRATUS-структорой.

Известно устройство для контроля микропроцессорных систем, содержащее регистры и блок контроля.

Недостатком устройства является низкая надежность.

Наиболее близким к предлагаемому изобретению по технической сущности и достигаемому положительному эффекту явля„„5U„, 1783528 Al

2 равляющих и вычислительных системах. Устройство содержит основное и дублирующее устройства, коммутатор, первый и второй регистры данных, регистр выхода, первый элемент ИЛИ. Новым в устройстве является то, что, с целью повышения досто верности выходной информации и надежности функционирования, дополнительно введены регистр предварительного анализа, регистр окончательного анализа, блок окончательного анализа, дешифратор, элемент сравнения, счетчик, первый и второй триггеры фиксации, первый и второй триггеры тестового контроля, второй, третий, четвертый, пятый, шестой, седьмой элементы ИЛИ, первый, второй и тоетий элементы

И, формирователь импульсов. 9 ил.

% ется дублированная система, содержащая основное и дублирующее устройства, коммутатор, первый и второй регистры данных, выходной регистр, элемент ИЛИ, причем первый вход тактовых импульсов соединен с входами тактовых импульсов основного и дублирующего устройств, выходы данных которых соединены со входами групп данных регистров данных, а выходы встроенных средств контроля соединены со входами данных первого и второго регистров данных, второй вход тактовых импульсов устройства соединен со входами синхронизации первого и второго регистров данных, выходы групп данных которых сое1783528 чинены с первым и вторым входами данных коммутатора соответственно, выход данных первого регистра данных соединен с первым прямым и вторым инверсным входами управления коммутатора, выходы данных первого и второго регистров данных соединены со входами элемента ИЛИ, выход которого является выходом "Останов" устройства, выход коммутатора соединен со входом данных регистра выхода, третий вход тактовых импульсов соединен со входом синхронизаций регистра выхода, выход которого является выходом устройства, Недостатком этой системы является низкая достоверность контроля информации, которая зависит только от достоверности встроенных средств контроля, Встроенйые средства контроля не различают сбоев от устойчивых отказов и сами подвержены сбоям.

При наличии двух сбоев, сбоя и отказа в устройстве, сбоев или отказов во встроенных средствах контроля, система выдает сигнал на прекращение работы,:что существенно снижает надежность ее (как и вероятность наличия достоверной информации на выходе) ее работы, Таким образом, при использовании средств большой сложности с высокой частотой сбоев система становится неэффективной. Кроме того, такая система позволяет выявить только факт возникновения ошибки первого или второго канала, а не ее характер, что затрудняет устранение неисправности.

Целью изобретения является повышение надежности системы.

Сущность изобретения состоит: а) в повышении достоверности выходной информации путем введения средств межканального сравнения и средств обработки результатов тестового контроля; б) в повышении надежности системы путем анализа данных текущего (рабочего) и тестового контроля, благодаря которому появляется возможность выявить сбои аппаратуры, выяснить причину возйикновения неисправности, произвести реконфигурацию системы с перестройкой на-исправный канал, Введение элемента сравнения и обусловленных им связей позволяет произвести межканальное сравнение и выдать единичный сигнал в случае несовпадения.

Введение дешифратора и обусловленных им связей позволяет произвести предварительный анализ причин неисправности по данным встроенных средств контроля и элемента сравнения.

Введейие регистра предварительного анализа и обусловленных им связей позволяет фиксировать результат предварительного анализа, а также формировать сигнал

"норма" на выходе системы.

Введение блока. окончательного анали5 за и обусловленных им связей позволяет произвести анализ отказа по данным предварительного анализа и результатов тестового контроля.

Введение регистра окончательного ана10 лиза позволяет фиксировать результат окончательного анализа для перестройки структуры и формировать на выходе устройства сигналы "Останов", "Сброс переключение на 2 канал", "Сброс переключение на 1

15 канал", "Сброс" на первом и втором, третьем, четвертом выходах неисправности системы.

Введение первого и третьего элементов

ИЛИ и обусловленных им связей позволяет

20 производить перестройку на второй и первый канал системы соответственно перестройку схемы анализа на одноканальный режим работы поданным предварительного или окончательного анализа и формировать

25 данные о перестройку на первый (второй) канал и блок окончательного анализа.

Введение второго элемента ИЛ И и обусловленных им связей позволяет при посгуплении ía его входы сигнала "норма" из

30 регистра предварительного анализа или сигнала о перестройке на 1 канал с третьего элемента ИЛИ формировать разрешающий сигнал на втором входе управления коммутатора, 35 Введение четвертого элемента Mill позволяет по данным предварительного анализа сформировать сигнал на включение

- тестового контроля.

Введение пятого элемента ИЛИ и обус40 ловленных им связей позволяет блокировать регистр предварительного анализа.

Введение шестого элемента ИЛИ позволяет сформировать обобщенный сигнал на включение тестового контроля по дан45 ным предварительного анализа и по данным встроенных средств контроля после перестройки на одноканальный режим работы.

50 Введение седьмого элемента ИЛИ позволяет сформировать обобщенный сигнал

"Сброс" °

Введение первого и второго элементов

И и обусловленных ими связей позволяет

55 сформировать сигналы на включение тестового контроля по данным встроенных средств контроля дублирующего и основ. ных устройств соответственно.

Введение третьего элемента И и обусловленных им связей позволяет пропустить

1783528

15

30

40 тактовые импульсы на счетный вход счетчика при тестовом контроле.

Введение первого триггера фиксации позволяет фиксировать команду на включение тестового контроля и, закрыть. коммута- 5 тор до окончания тестового контроля, блокировать регистры выхода и первый, второй регистры данных, Введение второго триггера фиксации позволяет разблокировать регистр окончательного анализа по завершению тестового контроля.

Введение первого и второго триггеров тестового контроля и обусловленных ими связей позволяет фиксировать результаты контроля основного и дублирующего устройстваэ соответствен но. П ричем единичное значение соответствует норме тестового контроля, а нулевое — ненорме, .

Введение формирователя импульсов и 20 обусловленных им связей позволяет приводить схему в исходное состояние, обнуляя регистр предварительного анализа, первый и второй триггеры фиксации, первый и второй триггеры тестового контроля, счетчик

На фиг.1 и 2 представлена функциональная схема системы; на фиг.3 — граф переходов, системы в различных режимах работы; на фиг.4 — алгоритм работы системы; на фиг.5 и 6 — таблицы состояний дешифратора и блока окоччательного анализа; на фиг,7-9 —.временные диаграммы р эботы, Функциональная схема устройства (фиг.1,2) содержит основное 1 и дублирующее 2 устройства, коммутатор 3, первый 4 и второй 5 регистры данных, регистр 6 предварительного анализа, регистр 7 выхода, регистр 8 окончательного анализа, блок 9 анализа состояния системы, дешифратор

10, схема 11 сравнения, счетчик 12, первый

13 и второй 14 триггеры фиксации, первый

15 и второй 16 триггеры тестов, первый 17, второй 18, тре ий 19, четвертый 20, пятый

21, шестой 22, седьмой 23 элементы ИЛИ, первый 24, второй 25 и третий 26 элементы

И, формирователь 27 импульсов, выходы 28

"норма" данных 29, первый 30, второй 31, третий 32, четвертый 33 выходы "ненорма" системы, первый 34, второй 35, третий 36, четвертый 37 синхровходы системы, Основной 1 и дублирующий 2 вычислительные блоки предназначены для выполнения основных функций системы обработки информации, Коммутатор 3 предназначен для выдачи нэ выход данных с основного или дублирующего устройств или блокирования выхода.

Регистры данных 4 и 5 предназначены для фиксации данных с устройств 1 и 2 по синхроимпульсу 2 со входа 35. Имеют выходы групп данных — для выдачи информации на выход устройства через коммутатор 3 и выходы данных — для фиксирования состояния встроенных средств контроля.

Регистр 6 предварительного анализа предназначен для. фиксирования данных предварительного анализа. В случае однозначно разрешаемой ситуации самоблокируется.

Регистр 7 выхода служит для фиксирования выходной информации с коммутатора

3 по синхроимпульсу t4 со входа 37.

Регистр 8 окончательного анализа предназначен для фиксирования данных окончательного анализа для перестройки системы по импульсу гз со входа 36, поступающих с блока 9 анализа. Блок 9 анализа состояния системы преобразовывает информацию предварительного анализа и результаты тестового контроля RTK, Дешифратор 10 формирует информацию предварительного анализа по данным встроенным средств контроля, поступающих с выходов данных регистров 4, 5 и схемы сравнения 11 на выходы которого поступает информация с выходов групп данных регистр 4,5. При несовпадении, элемент сравнения выдает единичный сигнал, Счетчик 12 формирует сигнал переполнения в момент окончания тестового контроля.

Триггер 13 фиксации служит для фиксации состояния тестового контроля, запуска тестового контроля устройств запирания коммутатора 3.

Триггер 14 фиксации предназначен для блокирования регистра 8 по окончанию тестового контроля.

Триггеры 15 и 16 тестов предназначены для фиксации реакции устройств на тестовый контроль по переполнению счетчика 12.

Элемент ИЛИ 17 служит для формирования сигнала переключения на 2 канал.

Элемент ИЛИ 18 предназначен для фор-. мирования сигнала, разрешающего поступление информации 1 канала через коммутатор по сигналам "норма" с выхода

28 системы или элемента ИЛИ 19, формирующего сигнал переключения на 1 канал.

Элемент ИЛИ 20 предназначен для формирования сигнала на включение тестового контроля по данным предварительного анализа.

Элемент ИЛИ 21 служит для блокирования регистра 6 в случаях, когда предварительный анализ дает однозначное решение, 1783528

Элемент ИЛИ 22 предназначен для.формирования обобщенного сигнала на включение тестового контроля по данным предварительного анализа или встроенных средств контроля после перестройки на одноканальный режим работы.

Элемент ИЛИ 23 предназначен для формирования обобщенного сигнала "Сброс".

Элементй И 24 и 25 служат для включения тестового контроля после перестройки на 1 или 2 канал и появления сигнала встроенного средства контроля соответствующего канала, Формирователь импульсов 27 предназначен для приведения в исходное схемы обнуления регистра предварительного анализа, триггеров 13, 14, 15, 16, счетчика 12.

Элемен1 И 26 предназначен для пропуска на счетный вход счетчика 12 синхроимпульсов по разрешающему сигналу триггера 13 фиксации, Система работает в 5 режимах (фиг.2): режим 1 — исходное состояние (каналы 1,2 работоспособны), режимы 2.1 и:2.2 — работа на 1,2 канале соответственно (при отказе каналов 2,1 соответственно), режим 3 — тестовый контроль каналов, режим 4 — "останов". Переход из режима в режим показан стрелками.

В таблице состояний дешифратора (фиг,5) использованы обозначения: а1,Q2 — реакция (выходной сигнал) встроенных средств контроля основного и дублирующего устройств соответственно;

0=1 — ненорма (сбой или устойчивый отказ);

P - реакция элемента. сравнения: P = 0— норма, Р =1 — несовпадение каналов (сбой элемента сравнения или его устойчивый отказ).

В таблице состояний блока окончательного анализа (фиг.6), использованы обозначения: К1 = 1 — сигнал на выходе третьего элемента ИЛИ 19, соответствующий размещению работы на первом канале (основному устройству); К2=-1 сигнал на выходе первого элемента ИЛИ 17, соответствующий разрешению работы на втором канале (дублирующему устройству); RTK1, RTK2— сигналы на выходах триггеров тестового контроля 15 и 16, RTK=O — ненорма по результатам тестового контроля; ®g1, Ф92— физический дефектдстройств 1,2 соответственно, СБ — сбой; Мвск — ненорма встроенного средства контроля; Исс — ненорма элемента сравнения; (...)Од" — однотипная ошибка (Ф9, СБ) в одинаковых разрядах обоих каналов.

Временные диаграммы на фиг,7, 8, 9 соответствуют переходам на режимы: фиг 7:

1 — 2.2 — 3 — 2.1, фиг.8: 1 — 3 — 1; фиг.9: 1 — 3 и зацикливание системы в последнем режиме (до и-кратного повторения тестового контроля), 5 Предлагаемая система работает в 4 режимах;

1) исходное состояние — при отсутствии сбоев и устойчивых отказов, все элементы памяти обнулены, за исключением регистра

10 6, единичный сигнал на первом выходе 28 которого через элемент ИЛИ 18 разрешает поступление информации первого канала через коммутатор 3 на вход регистра 7, соответственно, на выход 29 данных системы

15 (поз.1 фиг.4);

2) работа на исправном канале (поз.14, фиг.4): .

2,1 — Hà 1 канале;

2.2 — на 2 канале.

20 3) тестовый контроль (поз.8 фиг.4);

4) останов (отказ) системы (поз.17 фиг.4).

Кроме того, возможно зацикливание системы анализа в режиме тестового контроля при ненорме встроенных средств контроля

25 обоих каналов на и повторений.

Логика работы системы следующая: исходное состояние системы (поз.1 фиг.3) оценивается схемой предварительного анализа (ПА) (поз.2 фиг,4) при изменении исходного

30 схема ПА блокирует выход информации (поз.3, фиг.4) и производит оценку ситуации (поз.4, фиг.4), Если ситуация разрешима однозначно, т.е. один из каналов выдает достоверную информацию, производится

35 переключение на этот исправный канал. l1eреходу 1 — 2 (фиг.3) соответствуют выходы 3,4 дешифратора 10ПА, показанные в таблице состояний дешифратора (ТДС) фиг.5. Переходу 1 — 2.2 соответствуют выходы 5,6 де40 шифратора 10ПА (ТДС фиг.5). Кроме того, производится перестройка схемы анализа на одноканальный режим (поз.5-7, фиг.4) и снимается блокировка выхода. Далее система работает на одном из исправных каналов

45 (поз.14, фиг.4). Переходные ситуации (поз.2,3,4,5,6,7) проходят по одному синхроимпульсу практически одновременно, прерывание не происходит. При последующем отказе исправного канала происходит вклю50 чение схемы тестового контроля (поз.8 фиг.4) (переходы 2;1-3, 2.2-3 фиг.3).

Тестовый контроль также включается при неоднозначной ситуации поданным ПА — выходы 1, 7, 8 дешифратора 7 (ТДС фиг.4), 55 переход 1-3 фиг.9)..

По данным тестового контроля производится окончательный анализ ситуации (0A).

Система не отличает сбоев от устойчивых отказов. Уточнение причин ошибки происходит при помощи схемы тестового

1783528

10 контроля. Схема анализа, фиксируя факт ошибки одного из каналов, переключает выход системы на исправный канал. Если при тестовом контроле отказавший ранее канал будет признан исправным, следовательно, по данному каналу произошел сбой. По данным ПА, результатам тестового контроля, текущего режима системы (одноканальный следующие ситуации — перевод системы в состояние 2.1, 2.2 (фиг.3). При этом алгоритм перевода аналогичен алгоритму перестройки на одноканальный режим при ПА(поз. 10, 11, 12, фиг,4) — выходы М 1,2 блока ОА таблицы состояний блока 0А (ТСБ) (фиг.6). — перевод системы в состояние 1 (фиг.3, выход 4 ТСБ фиг.6 поз.16 ветвь "нет" фиг.4).

20

При окончательной перестройке сйстемы производится сброс всех элементов памяти в исходное, за исключением схемы ОА (поз.13, 18, фи r.4).

При неисправности встроенных средств контроля обоих каналов происходит зацикливание системы в состоянии тестового контроля. Это происходит по следующим причинам: в системе не предус- 30 мотрено тестирование встроенных средств контроля при их одновременном сбое, после проведения тестового контроля система возвращается в исходное 1 (фиг,3), Если сиг35 налы по-прежнему поступают на входсхемы

ПА; то вновь повторяются начальные условия включения режима тестового контроля и т.д., что свидетельствует об устойчивом отказе В СК, В СК2.

После п-кратного повторения тестового

40 контроля, о чем свидетельствует сигнал на выходе триггера 13, внешняя система прекращает подачу синхроимпульсов и работа данной системы прекращается; — остановка системы и выдача сигнала 45 на выход (состояние 3, фиг.3, поз.16 ветвь

"Да", поз,17, фиг.4, выход M 3 ТСб фиг.6), На время включения тестового контроля, система находится в прерывании, информация

50 на выходе отсутствует, Режим тестового контроля должен заканчиваться восстановлением информации на выходе исправного устройства. В противном случае, на выходе системы пройдет состояние выходов дан55 ных устройства на последнем такте тестового контроля..При переходе в различные режимы система работает следующим образом:. или двухканальный), схема окончательного анализа (ОА) производит перевод пере- 10 стройку системы (поз.8 фиг,4). Возможны

Режимы 1 — 2,2 (вход 34)

По синхроимпульсу т1 меняется информация на выходах данных основного 1 и дублирующего 2 устройств. Информация выходов данных основного и дублирующего устройства и выходов их встроенных средств контроля (ВСК1 и ВСК2 соотв.) по синхроимпульсу фиксиоуется регистрами 4 и 5 данных. Причем информация на выходах групп данных регистров 4,5 соответствует информации на выходах данных основного и дублирующего устройства, а на выходах данных регистров 4,5-ВСК1 и ВСК1 соответственно. С помощью элемента 11 сравнения осущеСтвляется межканальное сравнение информации. Дешифратор преобразовывает информацию ПА. Логика работы дешифратора отображена в ТСД фиг.5. По синхроимпульсу s< (вход 37) информация первого канала системы фиксируется регистром 4. выход которого является выходом системы, единичный сигнал на 5,6 выходах регистров 6ПА через элемент ИЛИ 17 переключает коммутатор 3 на 2 канал, поступает на вход блока 9 ОА как информация о перестройке схемы на 2 канал, разрешает прохождение информации ВСК2 через элемент

И24, через элемент ИЛИ 21 блокирует регистр ПА. Сигнал "норма" на выходе 28 системы отсутствует.

Режимы 1-2.1

Аналогично 1 — 2.2, за исключением того, что задействуются элементы ИЛИ 19, И 25, единичный сигнал с выхода третьего элемента ИЛИ 19 восстанавливает через элемент ИЛИ 18 разрешающий сигнал на втором входе управления коммутатора, Режимы 2.2-3

При последующем отказе второго канала, единичный сигнал ВСК2 через открытый элемент И 24 и шестой элемент ИЛИ 22 переводит в единичное состояние триггер фиксации 13, единичный сигнал с выхода которого блокирует коммутатор, регистры данных и выходной являются сигналом у включения тестового контроля основного и дублирующего устройств, открывает элемент И 26 для посгупления синхроимпульсов т2 на счетный вход счетчика 12, 3а эталонное время, счетчик переполнится и.единичный сигнал с его выхода, поступает на единичный вход и на синхровходы триггеров TGGTQBoão контроля

15, 16, которые фиксируют его результаты

ВТК1 и RTK2 соответственно. RTK1 и RTK2 подаются на входы блока 9 ОА, на остальные входы которого поступает информация с регистра 6ПА, Триггер 14 фиксации единич1783528

12 ным сигналом на выходе разрешает поступление информации блока ОА на регистр 3, которая фиксируется по синхроимпульсу тз (вход 36). Логика работы блока 9 представлена ТСБ фиг.6. По логике окончательного анализа единичный сигнал появляется на одном из выходов регистра 8 ОА, являющихся выходами системы: выход 30 — останов, выход 31 — переключение на 2 канал, выход 32 — переключение на 1 канал, выход

33 — исходное, Режимы 1-3.

Система работает аналогично, за исключением: единичный сигнал со 2,7,8 выходов регистра 6 (ТСД фиг.6) через элемент

ИЛИ 20 поступает на третий вход элемента

ИЛИ 22., Режимы 3-4.

На 30 выходе системы — сигнал "Останов"

Режим 3-1;

На 31 выходе системы — сигнал."Сброс", который поступает на вход формирователя импульса 27, по импульсу которого происходит обнуление всех элементов памяти, кроме регистра 8, информация которого на дальнейшую работу схемы не повлияет.

Режим 3-2.1, На 32 выходе системы — сигнал ."Сброс к1" по которому происходит сброс, аналогично 4 — 1. Единичный сигнал поступает на третий вход элемента ИЛИ 19. В дальнейшем — переключение на 1 канал аналогично

1-2,1.

Режимы 3-2;2.

Система работает аналогично режимам

3.2,1, за исключением: задействует элемент

ИЛИ 17. Отличие режимов 3-2.1 и 3.2.-2 от режимов 1 — 2;1 и 1-2.2 состоит в следующем: в первом случае.на выходах системы сигналы "норма", "сброс", 1 (2) К", во втором случае — только "сброс" 1 (2) К".

В предлагаемой системе на порядок уменьшается вероятность ошибочного фун-, кционирования, что обеспечивает более широкие возможности для ее применения в аппаратуре отказ устойчивых систем, работающих в реальном масштабе времени, cD о р мул а и зоб ретен и я

Дублированная вычислительная система, содержащая основной и дублирующий вычислительные блоки, схему сравнения, выходной регистр, счетчик времени, первый триггер фиксации, формирователь импульса, три элемента И и первый элемент ИЛИ, причем выход переполнения счетчика времени подключен к входу установки первого триггера фиксации, отличающаяся тем, что, с целью повышения надежности системы, в нее введены два регистра данных, 30

40

ИЛИ, выход которого соединен с установочHbtM входом второго триггера фиксации, вы45 ход которого подключен к входам строба

55

20 регистр предварительного анализа, регистр окончательного анализа, блок анализа состояния системы, дешифратор, коммутатор, второй триггер фиксации, первый и второй триггеры тестов и с второго по седьмой элементы ИЛИ, причем информационные выходы первого и второго регистров данных подключены к первому и второму соответственно информационным входам схемы сравнения и коммутатора, первый управляющий вход которого подключен к выходу первого элемента ИЛИ и к первым входам первого элемента И и второго элемента

ИЛИ, старшие разряды выходов первого и второго регистров данных подключены к одноименным разрядам входа дешифратора и. к информационным входам соответственно первого и второго триггеров тестов, синхровходы которых подключены к выходу переполнения счетчика времени, выходы первого и второго триггеров теста, первого и третьего элементов ИЛИ и все, кроме старшего, разряды выхода регистра предварител ьного анализа подключены к соответствующим разрядам информационного входа блока анализа состояния системы; выход которого, соединен с информационным входом регистра окбйчательного анализа, выход третьего элемента

ИЛИ подключен к первым входам вторых элементов И и ИЛИ и первому входу пятого . элемента ИЛИ, второй вход которого подключен к выходу старшего разряда регистра предварительного анализа, а выход пятого элемента ИЛИ соединен с вторым управляющим входом коммутатора, выход которого соединен с информационным входом выходного регистра, выход которого является информационным выходом системы, выходы первого и второго элементов И и четвертого элемента ИЛ И подключены к соответствующим входам шестого элемента основного и дублирующего вычислительных блоков, первого и второго регистров данных, выходного регистра и коммутатора и к первому входу третьего элемента И, выход которого соединен со счетным входом счетчика времени, выход схемы сравнения подключен к третьему разряду входа дешифратора, выход которого соединен с информационным входом регистра предварительного анализа, вход строба которого соединен с выходом второго элемента

ИЛИ, а первый, второй и седьмой разряды выхода — с первым — третьим входами соответственно четвертого элемента ИЛИ, выходы третьего, четвертого и пятого, шестого

1783528 разрядов выхода регистра предварительно- контроля основного и дублирующего вычисго анализа соединены с первыми и вторыми лительных блоков подключены к первым и входами соответственно первого и третьего вторым информационным входам соответэлементов ИЛИ, выход первого триггера ственно первого и второго регистров данфиксации подключен к входустроба регист- 5 ных, а управляющие выходы тестового ра окончательного анализа, информацион- контроля. основного и дублирующего вычисный выход которого является лительных блоков подключены к вторым диагностическим выходом системы,- пер- входам соответственно первого и второго вый -третий разряды которого соединены с элементов И, первый синхронизирующий одноименными входами седьмого элемента 10 вход системы подключен к тактовым входам

ИЛИ, а второй и третий разряды — с третьи- основного и дублирующего блоков, второй ми входами третьего и первого элементов синхронизирующий вход системы подклюИЛИ соответственно, выход седьмого эле- чен к синхровходам первого и второго регимента ИЛИ подключен к входу управления стров данных и второму входу третьего формирователя импульса, выход которого 15 элемента И, третий. синхронизирующий соединен с входами сброса счетчика време- . вход системы подключен к синхровходам ни, первого и второго триггеров фиксации; .. регистров предварительного и окончательпервого и второго триггеров тестов и реги- ного анализа, а четвертый синхронизируюстра предварительного анализа, информа- щий вход системы является синхровходом ционные выходы и выходы встроенного 20 выходного регистра, ..1783528

1783528

1783528

3 ц ssqu й

511(, « t så «r|) ОАН; АБРИ, 1К 4

3314K)5 (5902 2К

7 р цв СФСтбймым 8С><5р > 9 фОЯ, . Г

Iafhuu, a 60(m03sua 360%5 OKbsvhmhsaeILI ВнИц3й.1 ее

Ю й

10 а

12 I

Дк. 5g

1? .1В

М, %

Г фиг.8 — — е»

1783528

Составитель В.Харченко

Техред М.Моргентал Корректор Л Лукач

Редактор Т.Шагова

Производственно-издательский комбинат "Патент", г. Ужгород, ул.Гагарина, 101

Заказ 4517 Тираж Подписное

ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ CC(113035, Москва, Ж-35, Раушская наб., 4/5