Устройство для вывода информации

 

Использование: управление обменом информацией между каналом ввода-вывода и периферийными устройствами цифровых вычислительных машин, управление электг рофицированной пишущей машиной. Сущность: устройство содержит: 1 элемент задержки 1, 1 триггер состояний 2, 1 элемент ИЗ, 1 элемент ИЛ И 4,1 формирователь импульсов 5, 1 счетчик адреса 6, 1 блок буферной памяти 7,1 блок сопряжения 8.1 - 4 - 5 - 6 - 7 - 8, 2 - 3 - 4, 5 - 8, 5 - 3. 1 ил.

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК (я)ю G 06 F 13/12, 3/09

ГОСУДАРСТВЕННОЕ ПАТЕНТНОЕ

ВБДОМСТВО СССР (ГОСПАТЕНТ СССР) ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ (21) 4891963/24 (22) 17.12.90 (46) 23.12,92,Бюл. № 47 (71) Пермское научно-производственное объединение "Парма" (72) Н.И.Артемов и В.И.Киселев (56) Авторское свидетельство СССР

¹ 525942, кл. G 06 F 3/12, 1975.

Авторское свидетельство СССР

¹ 1043618, кл. G 06 F 13/12, 1982, „„5U„„1783535 А1 (54) УСТРОЙСТВО ДЛЯ ВЫВОДА ИНФОРМАЦИИ (57} Использование: управление обменом информацией между каналом ввода-вывода и периферийными устройствами цифровых вычислительных машин, управление элект; рофицированйой пишущей машийой. Сущность: устройство содержит: 1 элемент задержки 1, 1 триггер состояний 2, 1 эле мент И 3, 1 элемент ИЛИ 4, 1 формирователь импульсов 5, 1 счетчик адреса 6, 1 блок буферной памяти 7, 1 блок сопряжения 8. 1 - 4

-5-6-7-8, 2-3-4, 5-8, 5-3. 1 ил;

3 4

Изобретение относится к вычислитель- буферной памяти и блок сопряжения с пеной технике и может быть использовано для чатыр, счетчик адреса, подключенный выхоуправления обменом информацией между дом к адресным входам блока буферной каналом ввода-вывода и периферийными памяти, входы которого являются информаустройствами цифровых вычислительных 5 ционными входами устройства, а выходы машин, а также при конструировании вы- связаны с входами блока сопряжения с печислительных систем, чатыр, элемент И, триггер состояний, форУстройство предназначено для управ- мировэтель сигналов, причем один из ления электрофицированной пишущей ма- выходов формирователя сигналов соединен шиной, 10 с соответствующим входом блока сопряжеИзвестно устройство ввода-вывода ин- ния с печатью, а другой — с одним из входов. формации, содержащее регистры, блок вы- элемента И, входы блока буферной памяти, дачиуправляющихсигналов,блок контроля элемента задержки и триггера состояний режимов, блок выдачи информации, схему объединены и подключены к входу устройвыборки, блок указания состояния и блок 15 ства, введены связи ийкрементирующего регулирования запросов. входа счетчика адреса с входом элемента . Недостатком устройства являются огра- задержки, декрементирующий вход счетчиниченные функциональные возможности, ка адреса подключен к второму входу форобусловленные тем, что оно работает побай- мирователя сигналов, а один из выходов — к тно и требует значительных затрат машин- 20 соответствующему входу триггера состояного времени на вывод информации. ний, выход триггера состояний является одНаиболее близким по технической сущ- ним из выходов устройства и подключен к ности к заявляемому устройству является второму входу элемента И, связанного вы-. устройство для вывода информэции,содер- ходам с вторым входом элемента ИЛИ, выжащее йоследовательно соедйнейные эле- 25 ход которого соединен с входом мент задержки, первый элемент ИЛИ, формирователя сигналов. Все эти признаки . формирователь сигналов, счетчик байтов, существенно отличают заявляемое устройэлемент совпадения, элемент И;последова- ство от известных ранее, так как только тательна соединенные формирователь им- кал их совокупность обеспечивает пульсов, второй элемент ИЛИ, 30 дости>кение поставленной цели, формирователь адреса, блок буферной па- На чертеже приведена. структурная схемяти, блок сопряжения с печатью, по- ма устройства. следовательно соединенные регистр Устройство содержит элемент 1 задерсостояний и второй элемент задержки, при- жки, триггер 2 состояний, элемент 3 И, элечем входы формирователя импульсов, пер- 35 мент 4 ИЛИ, формирователь 5 сигналов, вого элемента задержки, блока буферной счетчик 6 адреса, блок 7.буферной памяти, .памяти и регистра состояний объединены и блок 8 сопряжения с печатью.. подключены к входу устройства, информа- Устройство работает следующим обрационные входы устройства связаны с входа- зом. ми блока буферной памяти, выход регистра 40 В первом цикле происходит загрузка в сосгояний является выходом устройства, - блок 7 буферной памяти выводимой инфорвторой выход формирователя сигналов под- мации, Вывод информации процессором ключен к входам второго элемента задерж- осуществляется стандартными циклами обки, элемента И и второго элемента ИЛИ, ращения к каналу обмена, Каждый байт совыход формирователя импульсов соединен 45 провождается управляющим сигналом с другим входом счетчика байтов, третий "Вывод", который поступает на вход "3аэлемент ИЛИ, связанный входами с выхода- пись — считывание" блока 7 буферной памямиэлементовзадержки,а выходом-ссоот- ти, инкрементирующий вход счетчика 6 ветствующим входом блока буферной адреса и триггера 2 состояний, обеспечивая памяти, 50 его переключение в состояние, соответствуНедостатком известного устройства яв- ющее режиму загрузки информации. B исляется низкал надежность работы,обуслов- ходном состоянии счетчик 6 адреса ленная значительными аппаратурными находится в нулевом состоянии. Приращезатратами на его реализацию. ние содержимого счетчика 6 адреса осущеЦель изобретения — повышение надеж- 55 ствляется за счет сигналов "Вывод". Блок 7 ности работы устройства, буферной памяти имеет стековую организаУказанная цель достигается тем, что в цию. Время задержки элемента 1 задержки устройство для вывода информации, содер- должно превышать период следования сигжащее последовательно соединенные эле- налов "Вывод". Элемент 1 задержки может мент задержки и элемента ИЛИ, блок быть реализован, например, на баземикро1783535 кратить аппаратурные затраты на реализацию устройства, повысив тем самым надежность его работы, сохранив функциональные и динамические. характеристики устройства.

Составитель Н.Армелов

Техред M,Mîðãåíòàë Корректор Л. Лукач

Редактор

Заказ 4517 Тираж Подписное

ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР

113035, Москва; Ж-35, Раушская наб„4/5

Производственно-издательский комбинат "Патент", г. Ужгород, уп.Гагарина. !01 схемы 155АГ3. Время задержки определяется выбранными номиналами резистора и емкости. После прекращения загрузки информации сигнал с элемента 1 задержки через элемент 4 ИЛИ обеспечивает запуск 5 формирователя 5 сигналов, переводя устройство в режим выдачи информации.

По сигналу "Печатьн информация с выхода блока 7 буферной памяти по адресу, определяемому содержимым счетчика 6 ад- 10 реса, через блок 8 сопряжения с печатью поступает на входы печатающего устройства, По сигналу "Пауза" (сигналы "Печать", "Пауза" одновременно не существуют) с выхода формирователя 5 сигналов декремен- 15 тируется содержимое счетчика 6 адреса.

Этот же сигнал через открытый элемент 3 И и элемент 4 ИЛИ обеспечивает повторный запуск формирователя 5 сигналов. Таким образом, аналогично описанному ранее, 20 осуществляется выдача информации, записанной в блоке 7 буферной памяти, по предыдущему адресу.

Режим выдачи информации продолжается до тех пор пока содержимое счетчика 6 25 адреса не будет равно нулю, При переходе через ноль импульс с выхода счетчика 6 адреса переключит триггер 8 состояний, заблокировав прохождение сигнала через элемент 3 И, и выставив процессору флаг 30 окончанйя вывода информации устройством.

Устройство переходит в исходное состояние. При этом содержимое счетчика 6 адреса — все единицы, в связи с этим про- 35 цессор в начале режима загрузки формирует дополнительHblé сигнал "Вывод"; обеспечивающий перевод счетчика 6 адреса в нулевое состояние.

Таким образом введение новых связей 40 и исключение из состава устройства формирователя импульсов, второго элемента задержки, двух элементов ИЛИ, счетчика байтов, элемента совпадения позволяет соФормула изобретения

Устройство для вывода информации, содержащее элемент ИЛИ, элемент задержки, триггер состояний, элемент И, формирователь импульсов, счетчик адреса, блок буферной памяти, блок сопряжения, выходы которого являются информационными выходами устройства, информационные входы блока буферной памяти являются информационными входами устройства, выходы блока буферной памяти соединены с информационными входами блока сопряжения, информационные выходы счетчика адреса соединены с адресными входами блока буферной памяти, вход элемента задержки, установочный вход триггера состояний, вход записи-чтения блока буферной памяти являются управляющим входом устройства, выход элемента задержки соединен с первым входом элемента ИЛИ, выход которого соединен с входом формирователя импульсов, первый выход которого соединен с riepвым входом элемента И, выход которого соединен с вторым входом элемента ИЛИ, второй выход формирователя импульсов соединен с управляющим входом блока сопряжения, выход триггера состояний является выходом готовности устройства, о т л и ч аю щ е е с я тем, что, с целью повышения надежности устройства, инкрементирующий вход счетчика адреса объединен с входом элемента задержки, первый выход формирователя импульсов соединен с декрементирующим входом счетчика адреса, выход переполнения которого соединен с входом сброса триггера состояний, выход которого соединен с вторым входом элемента №