Преобразователь кода грея в параллельный двоичный код

 

Изобретение относится к устройствам автоматики и вычислительной техники. Цель изобретения - повышение достоверности и быстродействия преобразователя. Преобразователь содержит регистр 1 с разрядами 2-5, двухразрядный счетчик 6. дешифратор 7, триггер 8, элементы И 9-13, элемент И- ИЛИ 14-17. элементы ИЛИ 18,19, элементы задержки 20-22. 1 ил.

сОюз сОВетских

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК

ГОСУДАРСТВЕННОЕ ПАТЕНТНОЕ

ВЕДОМСТВО СССР (ГОСПАТЕНТ СССР) ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТ8У (21) 4872816/24 (22) 09.10.90 (46) 30.12.92. Бюл. ¹ 48 (71) Опытно-конструкторское бюро микроэлектроники и информационно-измерительной техники при Башкирском государст-. венном университете им. 40-летия Октября . (72) 3.M. Гафаров и P.M. Гафаров (56) 1. Авторское свидетельство СССР

N 431512, кл. G 06.F 5/02. 1973.

2. Авторское свидетельство СССР

¹ 788104, кл, 6 06 Р 5/02, 1979.

3. Авторское свидетельство СССР

¹ 1070541, кл. Н 03 М 7/16, 1983.

„„Я „„1784963 А1 (я)я G 06 F 5/00; Н 03 M 7/16

2 (54) ПРЕОБРАЗОВАТЕЛЬ КОДА ГРЕЯ В ПАРАЛЛЕЛЬНЫЙ ДВОИЧНЫЙ КОД (57) Изобретение относится"к устройствам автоматики и вычислительной техники. Цель изобретения — повышение достоверности и быстродействия преобразователя. Преобразователь содержит региСтр 1 с разрядами

2-5, двухразрядный счетчик 6, дешифратор

7, триггер 8, элементы И 9-13, элемент ИИЛИ 14-17. элементы ИЛИ 18. 19, элементы задержки 20-22. 1 йл.

1784963

Изобретение относится к устройствам автоматике и вычислительной техники, а более конкретно — к преобразователям кодов, и может быть использовано, например, в преобразователях "перемещение-код" подвижных звеньев роботов.

Известен преобразователь кода Грея в параллельный двоичный код (1), содержащий регистр, триггер, информационные и уйравляющие элементы И, элемент задержки"и Распределитбль импульсов. Импульсы кода Грея, поступающего младшими разрядами- вперед, подаются на счетный вход триггера, определяющего четность данного кода. При этом в регистр записывается начальное состояние триггера, а также состояние триггера. вызванные поступлением на

его счетный вход импульсов. определяющих младшие разряды кода Грея, После поступления на счетный вход импульса старшего разряда кода Грея с одного из выходов распределителя подается последний импульс, Если в момент его подачи триггер находится в единичном состоянии, то на выходе управляющегоо элемента И возникает импульс, поступающий одновременно на счетные входы всех триггеров регистра, инвертируя их состояния. Если же триггер-находится в

"0", инвертирование содержимого регистра не происходит.

Особенностью работы данного устройства является то, что исходное состояние триггера безразлично, а перед преобразованием происходит(за один такт) установка младшего разряда регистра в то же состояние, что и у триггера, Недостаток данного устроиства заключается в его низком быстродействии. Для преобразования m чисел, каждый из которых представляет в и-разрядном коде Грея, требуется не менее m(n+3) тактов (с учетом такта выдачи информации с регистра).

Известен преобразователь кода Грея в параллельный двоичный код (2), содержащий регистр, триггер. информационные и управляющие элементы И, элемент задержки и распределитель импульсов. Особенно.стью схемы данного устройства является то, .. что установочный вход триггера и установочные входы всех разрядов регистра, включая установочный вход его младшего разряда. соединены вместе и подключены к соответствующему выходу распределителя импульсов. В итоге перед преобразованием каждого очередного числа в коде Грея производится установка триггера и acex разрядов регистра, включая его младший разряд, в исходное состояние "0", Недостатком данного устройства является также его низкое быстродействие, Для преобразования m чисел, каждый из которых представлен в и-разрядном коде Грея, требуется m(n+1) тактов, Наиболее близким изобретением к

5 предлагаемому по технической сущности и схемному решению является преобразователь кода Грея в параллельный двоичный код, описанный в (3), Такой преобразователь, выбранный в качестве прототипа, со10 держит счетчик, выходы разрядов которого

"соединены с соответствующими информационными входами дешифратора, триггер, прямой выход которого соединен с первыми входами информационных элементов И и

15 первого управляющего элемента И, выход которого через первый элемент задержки соединен с информационным входом младшего разряда регистра и первым входом первого элемента ИЛИ, второй вход которо20 ro обьединен с установочным входом младшего разряда регистра. выход первого элемента ИЛИ соединен с установочными входами всех разрядов регистра, кроме младшего. выходы информационных эле25 ментов И соединены с информационными входами соответствующих разрядов регистра, кроме младшего, инверсный выход триггера соединен с первым входом второго управляющего элемента И, выход которого

30 соединен с входом второго элемента задержки. выход которого подключен к первому входу второго элемента ИЛИ, выход которого соединен со вторым входом первого элемента ИЛИ, прямые и инверсные выходы

35 разрядов регистра подключены к одним из входов элементов И соответственно первой и второй групп, выходы которых соединены с первыми и вторыми входами соответствующих элементов ИЛИ, выходы которых яв40 ляются выходами преобразователя, другие входы элементов И первой и второй групп подключены к выходам соответствующих уоравляющих элементов И, а третьи входы указанных элементов И подключены к выхо45 ду блокирующего триггера, установочный вход которого подключен к установочному входу преобразователя, разрешающие элементы И, первые входы которых подключены к соответствующим выходам

50 дешифратора, вторые входы — к выходу третьего элемента ИЛИ, а выходы соединены со вторыми входами соответствующих информационных и управляющих элементов И, и блокирующий элемент И, первый и

55 .второй входы и выход которого подключены соответственно к тактовому входу преобразователя, прямому выходу блокирующего триггера и первому входу третьего элемента

ИЛИ, второй вход и выход которого соединены соответственно с тактовым входом

1784963

35

55 преобразователя и входом третьегр элемента задержки, выход которого подключен к счетному входу счетчика и информационному входу блокирующего триггера, при этом вход и выход четвертого элемента задержки подключены соответственно к информационному входу преобразователя и счетному входу триггера, Алгоритм преобразования кодов, реализованный в данном устройстве, требует предварительной установки младшего разряда регистра в то же состояние, что и состояние триггера. В процессе такой установки, для предотвращения несанкционированной выдачи кода на выходустройства. осуществляется блокировка элементов

И первой и второй групп. А это требует, в свою очередь, постоянной поддержки в процессе преобразования кодов высокого потенциала на пятых и шестых входах этих элементов И. Очевидно, что незначительные сбои в работе блокирующего триггера, блокирующего элемента И и третьего элемента задержки могут приводить к нестабильной работе элементов И первой и второй групп, Это, в конечном счете, снижает устойчивость в работе преобразователя, а следовательно, надежность (достоверность) преобразования кодов.

Цель изобретения — повышение достоверности и быстродействия преобразователя.

Цель достигается преобразователем кода Грея в параллельный двоичный код, содержащий счетчик, выходы разрядов которого соединены с соответствующими информационными входами дешифратора, триггер, прямой выход которого соединен с первыми входами информационных элементов И и первого уп ра вля ю щего элемента

И, выход которого через первый элемент задер>кки соединен с информационным входом младшего разряда регистра, выход первого элемента ИЛИ соединен с установочными входами всех разрядов регистра, кроме младшего, выходы информационных элементов И соединены с èíôîðìàöèoííûми входами соответствующих разрядов регистра. кроме младшего, инверсный выход триггера соединен с первым входом второго управляющего элемента И, выход которого соединен с входом второго элемента задержки, второй элемент ИЛИ и третий элемент задержки, который отличается от известного тем, что в него введены элементы И-ИЛИ, выходы которых являются выходами преобразователя, прямые и инверсные выходы разрядов регистра соединены соответственно с первыми и вторыми входами соответствующих элементов И вЂ” ИЛИ, третьи и четвертые входы которых подключены к выходам соответственно первого и второго управляющих элементов И, первые выходы дешифратора соединены с вторыми входами соответствующих информационных элементов И, второй выход дешифратора соединен с вторыми входами управляющих элементов И, выход второго элемента задержки соединен с первым входом второго элемента ИЛИ, выход которого соединен с вторым входом первого элемента ИЛИ, выход третьего элемента задержки и счетный вход счетчика пбьединены и являются тактовым входом преобразователя, второй вход второго элемента ИЛИ и установочные входы триггера и счетчика объединены и являются установочным входом преобразователя.

Основными признаками, отличающими заявляемое устройство QT прототипа. являются;

1, Подключение установочных входов триггера и младшего разряда регистра (через второй элемент ИЛИ) к установочному входу преобразователя.

2. Подключение счетного входа триггера непосредственно к информационному входу преобразователя, 3. Изменение схемы подключения второго и третьего элементов задер>кки, 4. Введение в схему элементов И-ИЛИ.

Наличие указанных признаков в заявляемом устройстве обеспечивает е о соответствие критерию "новизна".

Сравнение заявляемого устройства не только с прототипом, но и с другими техническими решениями в данной и сме>кных областях техники показало, что подключение установочных входов суммирующего триггера и младшего разряда регистра к установочному входу распределителя в устройстве (2) требует дополнительного такта установки перед преобразованием ка>кдого очередного кода Грея, т.е. приводит к снижению скорости преобразования кодов.

Аналогичная связь в заявляемом устройстве. позволяет избежать этого недоста ка и, кроме того, повысить достоверность преобразования.

Из вышесказанного следует, что заявляемое техническое решение является новым и обуславливает соответствие его существенных признаков критерию "существенные отличия".

Сущность изобретения заключается в:

1, Предварительной установке перед началом преобразования суммирующего триггера и младшего разряда регистра в одно и то же состояние "0".

1784963

2. Смещении всего процесса преобразования кодов в заявляемом устройстве примерно на полтакта, Если B схеме прототипа разряды кода Грея на вход суммирующего триггера подаются в промежутках между тактовыми импульсами, то в заявляемом устройстве они подаются одновременно с этими импульсами.

Наличие этих особенностей позволяет достичь указанного положительного эффекта.

Структурная схема преобразователя кода Грея в параллельный двоичный код, выполненная согласно данному изобретению. приведена на чертеже.

Устройство содержит триггер 1 с разрядами 2 — 5, двухразрядный счетчик 6; дешифратор 7, триггер 8, первый.9 и второй t0 управляющие элементы И, информационные элементы 11-13 И, элементы 14 — 17 И-.

ИЛИ, первый 18 и второй 19 элементы ИЛИ и первый 20, второй 21 и третий 22 элементы задержки.

Первые входы информационных элементов 11-13 И подключены к прямому выходу триггера.8, а выходы соединены с соответствующими информационными входами старших разрядов 3-5 регистра 1, прямые и инверсные выходы разрядов 2-5 которого подключены соответственно к первым и вторым входам элементов 14-17 ИИЛИ, выходы которых являются выходами

23-26 преобразователя. Установочный и счетный входы триггера 8 подключены соответственно к установочному 27 и информационному 28 входам преобразователя, а . прямой и инверсный выходы триггера 8 соединены с первыми входами соответственно первого 9 и второго 10 управляющих элементов И, выходы которых подключены соответственно к третьим и четвертым входам элементов 14 — 17 И-ИЛИ, Входустановки "0" и счетный вход счетчика 6 подключены соответственно к установочному 27 и тактовому 29 входам преобразователя, а разрядные выходы счетчика 6 соединены с соответствующими информационными входами дешифратора 7, один из входов которого подключен ко вторым входам первого 9 и второго 10 управляющих элементов И, а.остальные выходы дешифратора 7 соединены со вторыми входами соответствующих информационных элементов

11-13 И. Первый и второй. входы первого элемента 18 ИЛИ подключены соответственно к информационному и установочному входам младшего разряда 2. а выход соединен с установочными входами остальных разрядов 3-5 регистра 1. Входы первого 20 и второго 21 элементов задержки подключены к выходам соответственно первого 9 и второго 10 управляющих элементов И, а выходы первого 20 и второго 21 элементов задержки соединены с первыми входами со5 ответственно первого 18 и второго 19 элементов ИЛИ, причем второй вход и выход второго элемента 19 ИЛИ подключены.соответственно к установочному входу 27 преобразователя и установочному входу

10 младшего разряда 2 регистра 1, а вход и выход третьего элемента 22 задержки соединены соответственно с тактовым входом

29 преобразователя и тактовым входом дешифратора 7.

15 Согласно выполняемым функциям ка>кдый из элементов 14-17 это элемент 2-2ИИЛИ.

Устройство работает следующим образом, 20 Пусть требуется преобразовать коды

Грея 1101 и 1011, поступающие на информационный вход 28 преобразователя последовательно младшими разрядами вперед.

Перед началом преобразования с внеш25 него по отношению к данному преобразова-. телю устройства (на чертеже не показан) на установочный вход 27 подается импульс установки преобразователя в исходное состояние. По этому импульсу счетчик 6, триггер

30 8, а также разряды 2-5 регистра устанавливаются в состояние "0".

В следующий момент времени с внешнего устройства на вход 29 преобразователя подается тактовый импульс. Одновременно

35 с ним на вход 28 преобразователя поступает сигнал первого (младшего) разряда кода

Грея, равный в данном случае "1". В результате этого в счетчик 6 записывается "1", а триггер 8 переходит в единичное состояние.

40 Задержанный на время записи информации в счетчик 6 и триггер 8 импульс проходит на выход элемента 22 и поступает на тактовый вход дешифратора 7. В результате этого, так как в счетчике 6 записана "1", формируется

45 импульс на "единичном" выходе дешифратора 7, проходящий через подготовленный триггером 8 элемент 11 И на информационный вход разряда 3 регистра 1, записывая в него "1", 50 Второй тактовый импульс аналогичным образом поступает через вход 29 преобразователя на счетный вход счетчика 6 и на вход элемента 22 задержки. Одновременно с ним на вход 28 преобразователя поступает

55 сигнал второго разряда кода Грея. Но так как он равен "0", состояние триггера 8 не меняется и. он сохраняет свое значение "1".

Одновременно импульс на счетном входе счетчика 6 записывает в него вторую "1".

Задержанный импульс с выхода элемента

1784963

2 поступает на дешифратор 7. Сформиро- 22 формирует на "нулевом" выходе дешифванный на его "втором" выходе импульс че- ратора 7 импульс; проходящйй через подгорез элемент 12 И записывает "1" в разряд 4 товлеппый элемент 10 И на четвертые входы элементов 14 — 17 И-ИЛИ и на вход элемента

Третий тактовый импульс аналогично 5 21 задержки, В результате этого на инфорукаэанному выше поступает на счетный мационные выходы 23 — 26 преобразователя входсчетчика 6 и на входэлемента22 задер- считывается параллельный двоичный код жки, Одневременно с ним на счетнйй вход 1101, соответствующий прямому кодучисла, триггера 8 поступает сигнал третьего разря- сформированному в регистре 1, да кода Грея, равный "1". В результате в 10 По завершении такого процесса имсчетчик 6 записывается третья "1", а триггер пульс. эадефканйый на элементе 21. посту8 перебрасывается в противоположное со-. пает на установочные входы разрядов 2-5 стояние (состояние "0"). Задержанный им- регистра 1. Тем самым обеспечивается подпульс с выхода элемента 22 формирует на готовка устройства к преобразованию сле"третьем" выходе. дешифратора 7 импульс. 15 дующего к0да Грея, а именно:

Однако, .так как триггер 8 находится в "0", 1. Установка разрядов 3 — 5 регистра 1 в элемент 13 И не подготовлен и разряд 5 исходное положение "0". регистра 1 сохраняет исходное состояние - 2. Установка разряда 2 регистра.1 в состояние, соответствующее состоянию тригЧетвертый тактовый импульс возвраща- 20 гера 8. ет счетчик 6 в исходное состояние "0", а Таким образом, для преобразования четвертый (старший) разряд кода Грея, рав- двух четырехразрядных чисел в предлагаеный "1", переводит триггер 8 в "1". Задер- мом устройстве требуется 4x2=8 тактов. В жанный импульс с выхода элемента 22 общемслучаедля преобразования гп чисел, формирует на "нулевом" выходе дешифра- 25 представленных каждый в и-разрядном котора 7 импульс, проходящий через подго- де Грея требуется всего m п тактов. В схеме товленный элемент 9 И на третьи входы прототипа для этого требуется (m n+1) такэлементов 14-17 И-ИЛИ и на вход элемента топ. Повышение быстродействия достигну20 задержки. В результате этого на инфор- то благодаря отсутствию в предлагаемом мационные выходы 23 — 26 преобразователя 30 устройстве специального такта передачи

1 считывается параллельный двоичный код суммирующего триггера в младший раз ряд

001,соответствующийобратномукоду чис- накапливающего регистра перед началом ла, сформированному в регистре 1. преобразования, А это, в свою очередь. не

Импульс. задержанный на элементе20, требует организации специального сигнала на время считывания информации с разря- 35 блокировки элементов И вЂ” ИЛИ, а, следовадов —, поступает на установочные входы тельно. блокирующего триггера и блокир юразрядов 3 — 5 и на информационный вход щего элемента И, поддерживающих на разряда регистра 1. Тем самым обеспечива- пятых и шестых входах элементов И первой етсяустановкависходноесостояние "0" его и второй групп прототипа определенный разрядов 3 — 5 и передача и запоминание ис- 40 уровень напряжения в процессе преобразоходного состояния "1" триггера 8 в младшем вания кодов. Отсутствие необходимости разряде регистра 1 перед преобразованием блокировки в предлагаемом устройстве споследующего кода Грея. собствует повышению достоверности преПятый тактовый импульс аналогично образования кодов, указанному выше поступает на счетный 45 Ф о р м у л а и з о б р е т е н и я вход счетчика 6 и на вход элемента 22 задер- Преобразователь кода Грея в паралжки, дновременно на счетный вход тригге- лельный двоичный код, содержащий счетра поступает. первый разряд следующего чик, выходы разрядов которого соединены с кода рея, равный "1". В результате в счет- соответствующими информационными вхочик 6 записывается "1", а триггер 8 перехо- 50 дами дешифратора, триггер, прямой выход дит в состояние "0". Задержанный импульс которого соединен с первыми входами инс выхода элемента 22 задержки формирует формационных элементов И и первого упна "третьем выходе дешифратора 7 им- равляющего элемента И, выхо кот у, р х дящии через элемент 13 И и через первый элемент задержкисоединен с записывающий "1" в разряд 5 регистра 1, . 55 информационным входом младшего разряВосьмой тактовый импульс возвращает да регистра и первым входом первого элесчетчик 6 в исходное состояние "0", а чет- мента ИЛИ, второй вход которого вертый (старший) разряд кода Грея, равный . объединен с установочным входом младше"1", переводит триггер 8 в состояние "0", го разряда регистра, выход первого элеменЗадержанный импульс с выхода элемента та ИЛИ соединен с установочными входами

1784963

Ъ

Составитель З.Гафаров

Редактор Т.Орловская Техред M,Моргентал Корректор С,Патрушева

Заказ 4364 . Тираж . Подписное

ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР

113035. Москва, Ж-35. Раушская наб., 4/5

Производственно-издательский комбинат "Патент", r,. Ужгород, ул.Гагарина, 101 всех разрядов регистра, кроме младшего, выходы информационных элементов И соединены с информационными входами соответствующих разрядов регистра, кроме младшего, инверсный выход триггера соединен с первым входом второго управляющего элемента И. выход которого соединен с входом второго элемента задержки, второй элемент ИЛИ и третий элемент задержки, отличающийся тем, что, с целью повышения достоверности и быстродействия преобразователя, в него введены элементы .И-ИЛИ, выходы которых являются выходами преобразователя, прямые и инверсные выходы разрядов регистра соединены соответственно с первыми и вторыми входами соответствующих элементов ИИЛИ, третьи и четвертые входы которых подключены к выходам соответственно первого и второго управляющих элементов И, первые выходы дешифратора соединены с. вторыми входами соответствующих информационных элементов И, второй выход де5 шифратора соединен с вторыми входами управляющих элементов И, выход второго элемента задержки соединен с первым входом второго элемента ИЛИ, выход которого соединен с вторым входом первого элемента

10 ИЛИ, выход третьего элемента задержки соединен с тактовым входом дешифратора, вход третьего элемента задержки и счетный вход счетчика объединены и являются тактовым входом преобразователя, второй вход

15 второго элемента ИЛИ и установочные входй триггера и счетчика обьединены и являются установочным входом преобразователя, счетный вход триггера является информационным входом преобразователя.