Резервированная система

 

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК (5«>1 Н 05 К 10/ОО, G 06 F 11/18

ГОСУДАРСТВЕННОЕ ПАТЕНТНОЕ

ВЕДОМСТВО СССР (ГОСПАТЕНТ СССР}

ОПИСАНИЕ ИЗОБРЕТЕНИ ъ "";"„,"®

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ (21) 4797328/24 (22) 28,02.90 (46) 30.12.92. Бюл, N- 48 (71) Научно-производственный комплекс

"Система" Ленинградского научно-производственногоо обьединения "Электронмаш" (72) В.И,Родин (56) Авторское свидетельство СССР

N 1309788, кл. 6 06 Р 11/ I 8, 1984, Авторское свидетельство СССР

N 1101827, кл, 6 06 F 11/18, Н 05 К 10/00, 1982, Авторское свидетельство СССР

N 1584137, кл. G 06 F 11/18, Н 05 К 10/00;

1088, Изобретение относится к области вычислительной техники и может быть использовано при проектировании вычислительных систем и устройств повышенной надежности и производительности.

Цель изобретения — повышение производительности системы за счет работы в синхронном и асинхронном режиме.

На фиг. 1 показана функциональная схема резервированной системы, на фиг, 2— блока разрешения приоритета; на фиг; 3— вариант реализации блока микропроцессора; на фиг, 4 — схема арбитража: на фиг. 5 — вариант реализации блока контроля; на фиг, 6 — блока управления; на фиг. 7 — восстанавливающего органа на I разряд информации; на фиг. 8 — блока авода-вывода, Резервированная система (фиг. 1) состоит из трех каналов резервирования, в каждый из которых входят синхронное вычислительное устройство 1, первые 2 и вторые 4 шинные формирователи, блок контроля 5, блок ввода-вывода 10,асинхронное

„, ДЛ „, 1 785087 А1 (54) РЕЗЕРВИРОВАННАЯ СИСТЕМА (57) Сущность изобретения: система содержит три канала резервирования, в каждый из который входят одно синхронное вычислительное,устройство, два шинных формирователя, блок контроля, блок ввода-вывода. асинхронное вычислительное устройство, состоящее из блока управления, блока памяти, блока микропроцессора, блок разрешения приоритета, а та«оке oDщий для канала резервирования восстанавливающий орган. 8 ил. вычислительное устройство, состоящее из блока управления 6, блока памяти 7, блока микропроцессора 8, блока разрешения приоритета 9, Система содержит также общий для резервируемых каналов восстанавливающий орган 3.

На фиг. 1 обозначены: вход прерывания

i i, выход доступа 12, вход готовности 13, информационный вход-выход 14, выход команд 15 синхронного вычислительного устройства 1, шина занятости 16, системная шина данных 17, системная вина адреса и команд 18.

Блок разрешения приоритета 9 — фиг, 2, состоит из счетчика 19, двухвходового элемента ИЛИ с открытым коллектором 20, инвертора 21, первого трехвходового элемента И-НЕ 22, второго трехвходового . элемента И-НЕ с открытым коллектором 23.

Блок микропроцессора 8- фиг, 3, содер- жит генератор 24, микропроцессор 25, контроллеры шин 26, 27, регистры 28, 29 шинные формирователи 30, 31, программируемый контроялер прерываний 32, локальную память 33, инверторы 34-39, элемент с открытым коллектором 40, элементы И 4 i, И-HE 42, 43, дешифратор 44, арблтр шин 45.

На схеме арбитра>ха — фиг, 4, показаны арбитры шин 45 вычислительных устройств и блоков микропроцессора 8 в подкл)очении к блоками разрешения приоритета 9 трех асинхронных вычислительных устройств.

Блок контроля 5 -- фиг. 5, состоит из схем сравнения 46, 47, элементов И-НЕ 48, 49, триггер 50, элемента НЕ с открытым коллектором 51, дешифратора 52, формирователя 53, регистр 54 с третьим состоянием, вход 55 "логическая единица", Блок управления 6 — фиг. 6, содержит: регистр 56, дешифратор 57, инвертор 58, мультиплексор 59, инвертор 60.

Восстанавливающий орган 3 — флг, 7, построен на элементах неравнозначности

61-63 и мажоритарных элементах 64-66.

Блок ввода-вывода 10 — фиг, 8, состоит из двунаправленного ши) свого формирователя 67, дешифратора 68 и программируемого параллельного интерфейса 69, Синхронные вычислительные устройства 1 могут быть построены по схеме микропроцессорных блоков 8. показанной нэ фиг. 3, На фиг. 1 выходы прерывания блоков контроля 5 всех каналов резервировB)4èit подключены к В .одам прерывания 11 всех синхронных вычислительных устройстг) 1, ВыхОД Доступа 12 и вхОД готовнОсти 13 си)4хронного вычислительного устройства каждого канала резервирования подкл)очен

K одноименным входу, выходу асинхронноrO ВЫЧИСЛИТЕЛЬНОГО УСтРОйетВЭ (К ОДЫОИ)лЕНным входам, выходам блока разрешения приоритета 9, блока микропроцессора 8), Информационный вход-выход 14 устройства 1 соединен с одновременным выходомвходом первого шинного формирователя

2, представляет собой и-разрядную щиtty данных, Выход команд 15 устройства 1 подключен к управляющему входу первого и лнного формирователя 2, информационным входом первой группы входов восстэнэвл)лвающего органа 3, первым информационным входом блока контроля 5, на выходе команд 15 синхронным вычислительным óñтройством 1 формируется совокупность сигналов управления m-разряднгого адреса, Выходом асинхронного вычислительного устройства в каждом канале является также шина занятости 16, к которой подключены вход разрешения доступа к шине арбитра 45 блока микропроцессора 8, вход элемент 22 и выход элемента 20 блока разрешения приоритета 9. Выход занятости шины асинхрон20

4)50 ного вычлслительного устройства каждого канала резервирования подключен через соответствующую шину 16 к одноименным

Входам асинхронных Вычислительных устРОЙСТВ ОСТЭЛЬH!I;i KBH3!OB — K COOTBBTCTB)IIOц,им Входам элементов 22 блоков 9 (фиг. 4), ИнформэциОнный ВХОД ВыхоД второго щинI.tof фОрмирователя 4 соеДинен с ОДКОименным выходом ВхОдОм блОка ввода-вывода 10, асинхронного вычислительного устройства (блока управления 6, памяти 7, млкропроцессооа 8) через системную шину данных 17, Информационный выход второй группы вь)ходов Восстанавливающего органа 3 подкл)очен к управляющим входам второго шинного формиоовэтеля 4, асинхоонного Bblчислительного устройства — блоков управления 6, памяти 7, микропроцессора 8, блока контроля 5, блока ввода-вывода 10 через системну)о шину и,-разрядного адреса и команд 18. выход упрагления восстановлением устройства 1 (первый выход блока 6) подключен к соответств>пощему одноименному входу восстанавливающего органа 3, выход обмена блока контроля 5 (от триггера 50) — к одноименнь.м Входам блоков контроля 5 остальных,<э)4элов резервирования, информа-.

Ц)ЛО)4) ) Ы Й ВЫХОД ПЕРВОЙ ГРУППЫ ВЫХОДОВ восстанавливающего органа 3 — к информац)лонн,)м вхо)л-м первых шинных формировэтелей 2 и вторь.м информационным входам вторых шинных формирователей 4 и блоков контроля 3 соответствующих каналов poçåð âè ðî âý)4)ля.

Сис.. ема работает следу)ощим образом, 1 ри син>:рон Ihl>: вы ii!cëèòåëb! I lx устро)л)-тяа 1 (ф)л - 1, 3) Об рабаты ва)от рВ !4 >tû B по одинаковым программам, хранимым в локэльHt tx памятях 33 и (лли) блока 7 асинхронных Вычислительных устройств, Синхрон н ы и обмен и н формацией между микропроцессорами 25 устройств 1 и блоками памяти 7 осуществляется через Восстанэвливэ)ощиЙ орган 3, который выполняет мажоритарную функцию с поступа)ощими нэ его Входи сигналами, В режиме записи (или чтения) данных в память {из памятл) шины адреса и команд

)5 через восстанавлива)ощий орган 3 подключаются к системным шинам 18., которые соедлнены с шинами адреса и команд блоков 7. При записи данных от микропроцессоров 25 устройства 1 через шины 14, шинные формирователи 2. восстанавливающий орган 3, шинные формирователи 4, системные шины 17 поступа)от на вход блоков памяти 7, При чтении направление передачи данных — обратное. Управление переключением шинных формирователей 2, 4

1785087 осуществляется сигналами управления с шин 15, 18, Аналогично осуществляется синхронный обмен данными устройства 1 с блоками ввода-вывода 10, Синхронное вычислительное устройст- 5 во 1 имеет воэможность также чтения данных только из одного блока памяти 7 (в три канала), В этом случае при обращении по определенному адресу памяти блоки управления 6 вырабатывают на своих первых вы- 10 ходах единичные сигналы, которые поступают на соответствующие управляющие входы восстанавливающего органа 3.

При подаче на управляющие входы восстанавливающего органа от двух блоков управ- 15 ления (s двух каналах) единичных сигналов, на его выходе появляется сигнал со входа, к которому подключен блок 7 третьего канала.

Микропроцессорные блоки 8 асинхрон- 20 ных вычислительных устройств работают в каждом канале асинхронно по собственным программам, хранимым также в своих локальных памятях 33 и (или) блоках 7, Причем микропроцессор 25 блока 8 имеет возмож- 25 ность обращения в блок памяти 7 только своего канала через шины 17, 18. Поэтому отказ любого блока 8 выводит из строя только одну системную шину или область памяти в блоках 7. 30

Распределение во времени общих ресурсов системы (шин 17, 18. блоков 7) осуществляется с помощью блоков разрешения приоритета 9 и арбитров 45 (фиг, 1-4). Работа микропроцессоров вычис- 35 лительных устройств с общей памятью— блоками 7, может быть организована известными способами для мультипроцессирования — через "семафор" или "почтовый ящик" (арбитраж — последовательный). 40

Рассмотрим один из возможных вариантов мультипроцессорной обработки информации.

Пусть задача состоит в сборе данных от двух внешних устройств (трехканальных), 45 обработке данных от каждого устройства по определенному алгоритму в выдаче результатов на внешние устройства, Алгоритмы решения задачи могут быть распределены между микропроцессорами 50 следующим образом, Микропроцессоры 25 устройств 1 осуществляют синхронно по трем каналам сбор данных от внешних устройств через блоки 10, обработку данных от одного из внешних устройств по первому алгоритму, размещение данных от второго внешнего устройства в блоки памяти 7 для блоков 8 первого и второго каналов.

Обработку данных от второго внешнего устройства производят микропроцессоры

25 блоков по первому алгоритму. Результаты обработки блоки 8 размещают в определенные зоны памяти блоков 7. Синхронные устройства 1 сравнивают результаты обра-, ботки данных по второму алгоритму и передают их в случае идентичности на внешне устройства через блоки ввода-вывода 10.

Результаты обработки данных по первому алгоритму также выдаются синхронными вычислительными устройствам . 1 на внешние устройства, Микропроцессор 25 блока 8 третьего канала может находиться в резерве. В случае несравнения результатов обработки в блоках 8 и определения канала с неисправным микропроцессором операционная система должна произвести перераспределение задачи между блоками 8, Наибольшая производительность в системе может быть достигнута при решении задач, для которых время обработки данных с использованием памяти значительно больше времени обращения микропроцессоров к общим ресурсам.

Обмен данными между микропроцессорами 25 синхронных и асинхронных вычислительных устройств может производиться либо с использованием специальных префиксов и команд для анализа признаков обновления информации в соответствующих ячейках памяти, либо по запросам прерывания программ.

Во втором случае устройства 1, раэместивданные в блоках 7для обработки, могут сформировать в каждый иэ блоков 8 запросы прерывания (например через программно доступный триггер — на фиг. 3 не показано). По этим процессам блоки 8 в соответствующих программах обработки прерываний выбирают необходимую информацию из блоков 7. Об окончании обработки блоки 8 могут также сообщить устройствам 1 по соответствующим запросам.

Координация доступа микропроцессоров к системным шинам осуществляется следующим образом (фиг. 1-4).

Выход приоритетного разрешения доступа к шине BPRO арбитра 45 каждого ус- . тройства 1 (шина 12) соединен со входом приоритетного расширения доступа к шине

BPRN арбитра 45 блока 8. Если микропроцессоры 25 устройств 1 не используют системную шину, арбитры 45 устройств 1 синхронно передают приоритет арбитрам

45 блоков 8 — нулевыми сигналами BPRQ, .

Если устройства 1 захватывают шину, то на выходах BPRO синхронно появляются единичные сигналы. (Вход приоритетного разрешения доступа к шине BPRN устройств 1 подключен постоянно к логическому Hy ю, обеспечивая, тем самым, этим блокам наи-. высший приоритет). При захвате системной шины устройствами 1 или блоками 8 на соответствующих шинах занятости БУБУ появляются нулевые сигналы, которые снимаются после освобождения системной шины.

B исходнОМ состоянии; кОГДа устройства 1 и блоки 8 не Обращаются к блокам памяти 7, на входах разрешения доступа к шине BPRN арбитров 45 устанавливаются нулевь|е уровни, размещающие обращение с системным шинам 17, 18, (Арбитры 45 работают в режиме, при котором шина освобождается после каждого к ней обращения; вход ANiRQS — лог, "Г, CBRQ - лог, О".), Сигналами BPRG, равным нулю, счетчики 19 блоков 9 приведены В исходное состояние (на выходе логический ноль), На шинах занятости В АЗУ арбитров 45, на выходах элементов 20, 33 присутствуют сигналы логической единицы; указывающие, что с«стемные шины свободны.

Если первыми к системным шинам Обращаются микропроцессоры устройств 1, то на выходах BPRO арбитров 45 одновременно в трех каналах появляются единичные сигналы, запрещаюгцие блока 8 обращаться к шинам. Счетчики 19 блоков 9 начинают подсчет импульсов частоты t, которые могут подаваться В блОки 9 Oт Отдельных I é= Нер торов или с шин BCLK микропроцессорных блОкОВ. Козффициентделения счетчиков Db1бирается таким, чтобы на их выходах появлялся единичный сигнал через Время, большее максимального времени обращенияблоков 8 к системым шинам.Таккак блоки 8 не обращались к шинам, на Выходе элемента 22 формируется нулевой сигнал, а элемента 23 — единичный, который поступает на вход BUSY арбитров 45 устройств 1.

По анализу единичного уровня сигнала по выходу BUSY арбитры 45 оазрешают усгрбйствам 1 обращение к системным шинам, Если системная шина была занята блоками

В, то на выходе элемента 22 появится нулевой сигнал только после установки в единицу сигнала BUSY арбитра 45 соответствующего блока 8 {шина 16), В случае отказа в любом из блоков 8, при кбтором на выходе элемента 22 присутствует постоянный единичный уровень, на входе BUSY арбитров 45 устройств 1 появляется единичный сигнал С выхода элемента

23 только по окончании счета элементов 19.

При таких отказах производительность системи ()удет снижена, так как устройства 1 всегда Обращаться к системным шинам с задепвккой HR Bpet4ff выработки ериничного сигнала счегчиком 19, Переустановка счет5 цика j9 происходит по нулевому УРОВню

BPRO после каждого обращения cTðOÀÑTB 1 K системным шинам, ВО Время захвата шин устрОйствами 1 соответствующие арбитры 45 вырабатываf0T нулевые сигналы занятости — воЦ8У торые удерживаются до конца обращения, При BPRCI в устройствах 1,, равном нул о(ДО снятия сигнала BUSY), нулевой уровень через элемент 20 подключается ко входу

15 BUSY арбитров 45 блоков 8, запрещая блоКВМ 8 Обращввнив, Если при чулевом сигнале на входах

ВРРИ к системным шинам Обращаются блоки 8, то на выходе шины занятости БЦЯУ

2О блока 8 появляется нулевой уровень дО

ОкОИ Гения абоашения. Этот сиГнал через элементы 22, 23 сообщает арбитрам 45 устройств 1 0 занятости шины при перекл10вве" нии сигнала B PRO араитров 45 ус1ройств "I

25 В единицу.

Обнаружение неисправностей В ма>коритарнс-резервированных блоках системы

ОСУГЦЕСТВЛЯЕ всй анаЛОГИЧНО ПРОТОТИП / С ПО-; мющью блоков KoHTpORë 5.

3б В блоках 5 (фиг, 5) I> случае отсутствия неисправностей триггер 50 установлен В нулевое состояние (по сигналу RESET), На элементах 46, 47 осуществляется поразрядное сравнение сигналов с шин данных, адреса, 7

> Г

>-> упоавления на выходе восстанавливающего

ОРГана 3 с сигналами на шинах 15 и Выходах шинньгх фсрмирователей 2, 4, Рассогласование сигналов запоминается в триггере 50, ВЫХОД КOTOPOÃO IGPBS ИНВЕРТОР С ОТКРЫТЫМ

® коллектором 51 подкл очен на Выходы формирователей 53 всех каналов, вырабатывающих импульс записи В регистры 54.

Длительность импульса определяется RIC

Цепввч goA, В слУчзе ОтключениЯ не ifIP3R ных каналов или работы трех устройс в 1 с

ОДНИМ блаКОМ 7 (В РЕХСИМЕ "Чтвиия") С СООТВетстВующих первых Выходов блокОВ 6 на

Выходы элементов 49 ДОлжны ПОДаваться единичные сигналы для блокиоовки тригге -О ра5О, В регистрах 54 Одновременно запоминается инфг>рмация, характеризующая нО" мер ОтказавшеГО канала и состбяние мажоритарных шин, например: управляю55 щих сигналов (" записи" В память VtWTC, "чтения" из памяти МАСС и др,), адреса, ДВННЫХ, Сигнал с объединенных выходов злеМЕНТОВ «1 пос-Гупает также на шину прерыВВЙия 11 синхоонных вычислительных

1785087

3 в двух каналах обеспечивает трансляцию сигналов на выход восстанавливающего органа оТ третьего канала, При синхронной работе трех устройств 1 с тремя блоками памяти 7 по адресам со значением старших разрядов А19, А18, равным 00, и обнаружвние отказа в одном из блоков 7 имеется возможность переключения восстанавливающего органа 3 на работу от одного исправного канала в режиме чтения данных.

Устройства 1, блоки 8 могут обращаться ко всей области памяти блоков 7. В то же время зоны памяти, предназначенные для совместного использования, определяются старшими разрядами адреса А19, А18 шин

18. Причем для каждого блока 8 выделяется своя область, непересекающаяся с другими областями блоков 8, Устройства 1 записывают данные одновременно по одному и тому же адресу в три блока 7, для трех блоков 8— за три обращения. Чтение данных тремя устройствами 1 из одного блока 7 производится при подаче на соответствующие входы восстанавливающего органа 3 единичных сигналов с выходов мультиплекcopos 59 блоков управления 6.

На фиг, 6 показана подача в разряд ДЗД1 мультиплексора 59 кода IIO, что соответствует появлению на первом выходе блока

6 единичного сигнала при коде в разрядах

А19, А18, равном 11 или 10. Во втором канале должен быть подан код 1О1, в третьем—

0 I I.

Блок 8 первого канала должен обмениваться данными с устройствами 1 через область памяти с кодом в разрядах А19, А18—

Ol. Для данного кода на выходах блоков 6 второго и третьего каналов при чтении.данных устройствами 1 появляются логические единицы. Соответственно блок 8 второго канала должен обмениваться данными с устройством 1 через область памяти с кодом в

А19, А18 — О, блок 8 третьего канала — через область памяти с кодом в А19, А18 — 11.

Определенный код на информационных входах мультиплексора 59 может задавать ся постоянно (монтажно) или через регистр

56.

Избирательная запись в регистры 56 производится с соответствующих выходов дешифратора 57 (по разным адресам); для " первого канала — с выхода 1, второго — с выхода 2, третьего — с выхода 3.

На фиг, 7 представлена схема восстанавливающего орга а 3 на один разряд информации. Мажоритарные элементы 64-65 выполняют мажоритарную функцию над входными сигналами. Элементы неравнозачности 61-63 инвертируют входную инормацию при поступлении на устройств 1. Получив этот сигнал, устройства 1 опрашивают регистры 54 через восстанавливающий орган 3, шинные формирователи 2, 4 и обрабатывают полученную информацию, РазряДность регист- 5 ров 54 зависит от необходимой глубины диагностики неисправностей.

По содержимому регистра 54 (значениям зафиксированных в нем сигналов) можно определить тип неисправного блока. Фиксация в регистрах 54 управляющего сигнала

"запись" (код в разрядах Д4-Д6-ОЙ) или

"чтение" (код 111) указывает на обращение устройств 1 к блокам 7; фиксация управляющего сигнала "вывод" 1ОЧЧС (код 110) или 15

"ввод LORS (код 101) указывает на обращение устройств 1 к блокам 10, Если при сигналах "чтение" или "ввод" зафиксированы в разряде ДЗ логический ноль, т.е. произошло рассогласование по шинам данных, то неис- 20 правен блок 7 или 10, На фиг; 5 показано подключение к разряду ДЗ регистра 54 выхода элемента 47 для определения рассогласования в шинах данных только одного канала, например первого, Если в разряде 25

ДЗ при чтении или вводе данных логическая единица — то неисправно устройство 1. Фиксация в разрядах ДО-Д2 кода IIO — соответствует неисправности s первом канале, кода

OIO — во втором канале, 001 — в третьем 30 канале.

По разряду Д7 можно определить область памяти, в которой зафиксирована неисправность, Адрес регистра определяется дешифратором 52. Сброс триггера 50 — по 35 опросу регистра 54, Неисправности в асинхронных вычис- лительных устройствах должны определяться программно: сравнением реэультагов от разных каналов, 40

Устройства 1 записывают в регистры 56 через элементы 2, 3, 4 информацию, определяющую состояние выходов блоков управления. Разряд Qo регистра 56 определяет состояние второго выхода. Логическая еди- 45 . ница, записанная в этот разряд, отключает выходные шины соответствующего микропроцессорного блока 8, Такое отключение производится при обнаружении отказа в блоках 8 (по программному сравнению ре- 50 зультатов, тестированием и Т;р.1.

Логическая единица, записанная в разряд 0> регистра 56 через мультиплексор 59 и первый выход блока управления, поступает на управляющий вход восстанавливаю- 55 щего органа 3 при чтении данных блоками 1 из одного блока памяти 7: из эоны, определяемой кодом 00 в разрядах адреса А18, А19 системной шины 18. Подача логической еди- н ницы на входы восстанавливающего органа ф

12 управляющий вход единичных логических уровней, или повторяют информаци1о при нулевых сигналах на управляющих Входах.

Устройства 1, блоки 8 (фиг, 3) построены по типовой схеме для микропроцессорного комплекта серии К1810. Микропроцессоры

25 работают в максимальном режиме. Генератор 24 может работать от собственного кварцевого резонатора G (для блоков 8) или

От внешнего резервированного генератора по входу EFI (для устройств 1). Генератор формирует управляющие сигналы ЕЕЯЕТ, BEADI для микропроцессора, а также частоту синхронизации CI K, ВС К.

Управляющие системные сигналы формируются контроллером шин 27, а резидентные — контролером 26, Системный адрес защелкивается в регистре 29, а резидентный — в регистре 28. Системные данные фор" мируются шинными формирователями 31, а резидентные — шинными формирователями

30.

Арбитр 45 работает в режиме конфигурации с системной и резидентной шиной, Выбор шины осуществляется с помощью дешифратора 44 адреса, На резидентной шине установлена локальная память 33 и программируемый контроллер прерываний 32, Для примера на схеме показан только один запрос прерывания INTI, который может быть использован как запрос от блока контроля 5, Арбитр 45 работает в режиме, когда системная шина освобождается после каждого обращения (сигнал CBRQ подключен к логическому нулю. В синхронных вычислительных устройствах 1 вход BPRN арбитра

45 должен быть подключен также к логическому нулю постоянно, обеспечивая, тем самым, устройству наивысший приоритет..

Арбитры 45, контроллеры 26, 27 работают по состоянию шин S0-82 микропроцессора 25. Блокировка выходных шин блока 8 осуществляется от блока 6 сигналом, поступающим на входы элементов 41-43.

Блок ввода-вывода (фиг. 8) с помощью программируемого параллельного интерфейса — элемент 69 может осуществлять обмен данными с внешними устройствами через три программируемых порта А, В, С, Обращение к элементу 69 производится по сигналам с системных шин 17, 18 через двунаправленный шинный формирователь 67 и дешифратор 68.

Формула изобретения

Резервированная система, содержащая восстанавливающий орган, а в каждом канале резервирования синхронное вычислительное устройство и блок контроля, причем в каждом канале резервирования выход команд синхронного вычислительного устройства подключен к первому информационному входу блока контроля и соответствующему информационному входу первой группы входов восстанавливающего органа., соответствующий информационный выход первой группы ко1О торого подключен к второму входу команд блока контроля, выход обмена которого подключен к одноименным входам блоков контроля остальных каналов резервирования, а выходы прерывания блоков контроля всех каналов резеовирования подключены к входам поерывэния всех синхронных вычислительных устройств, о т л и ч а ю щ э яс я тем, что, с целью повь1шения производительности системы за счет работы в синх2О ронном и асинхронном режимах, в каждый резервируемый канал Введены асинхронное вычислительное устройство, блок Вводавывода и первый и второй шинные формирователи, причем в каждом канале

25 резервирования информационный вход-выход сичхронного вычислительного устройства подключен к Одноименному выходу-входу первого шинного формирователя, к управля1ощему вхОду которОго под3О ключен ВыхОД команД синхронного вычислительного устройства, э информационнь;й выход подкл1очен к соответствующему информационному входу второй группы входов восстанавливающего органа, к пер-, вым информационным входам блока конт- роля и информационным Выходам второго шинного формирователя своего канала резервирования, информационные выходы первой группы выходов Восстанавливающе4О го Органа подключены к информационным входам первых шинных формирователей и вторым информационным входам вторых шинных формирователей и блоков контроля соответствующих каналов резервирования, 45 в которых выходы асинхронных вычислительных устройств подключены к одноименным входам асинхронных вычислительных устройств остальных каналов резервирования, в каждом канале резервирования ин5О фОрмационный вход-ВыхОд Второго шинного формирователя подключен к одноименным выходам-входам блока ввода-вывода, асинхронного вычисли-ельного устройства и блока контроля, выход доступа

55 и вход готовности синхронного вычислительного устройства соответственно под ключены к одноименным выходу и входу. асинхронного Вычислительного устройства, Выход управления восстанОвлением voTopoI o подкл1очен к соответствующему одно17S5O37 именному входу восстанавливающего органа, соответствукищий информационный выход второй группы выходов которого подкл1очен к управляющим входам второго шинного формирователя, асинхронного вычислительного устройства, блока контроля и блока ввода-вывода своего канала резерви-. рования.

1785087

Фиà B йа

1785087

Мтсдч МОХ +

pyzgg яясмоБ Eed ngakcy

Фиг. 7

Составитель В, Родин

Редактор Н. Егорова Твкред M. Моргентал Корректор М, Керецман

Закаэ 1759 Тираж Подписное

ВНИИПИ Государственного комитета по иэобретениям и открытиям.при ГКНТ СССР

113035, Москва, Ж-35, Раушская наб., 4/5

Производственно-издательский комбинат "Патент", г. Ужгород, ул Гагарина ""