Устройство для последовательного выделения единиц из двоичного кода

 

Изобретение относится к вычислительной технике и может быть использовано в устройствах микропрограммного управления и выбора приоритета, ассоциативны/ запоминающих устройствах. Целью изобретения является повышение быстродействия устройства при последовательном выделении единиц из двоичного кода с минимальными временными интервалами распределения импульсов. Устройство содержит , два счетчика, блок памяти, блок сравнения, три регистра, три формирователя импульсов, два элемента задержки, блок задержек, генератор импульсов, группу элементов ИЛИ, пять групп элементов, четыре элемента И, шесть элементов ИЛИ, два триггера, дешифратор, группу элементов задержки . Устройство обеспечивает последовательное выделение единиц из двоичного кода при задании в блоке памяти нулевых и ненулевых временных интервалов распределения импульсов и ограничений на длину анализируемого двоичного кода. 1 ил. СО

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК я)ю G 06 F 9/46

ГОСУДАРСТВЕННОЕ ПАТЕНТНОЕ

ВЕДОМСТВО СССР (ГОСПАТЕНТ СССР) ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ (21) 4881406/24 (22) 11,11.90 (46) 15.02.93. Бюл. N 6 (72) А, М. Белан, С. Б. Кальченко, Н. И. Крылов и В. В. Макрусев (56) Авторское свидетельство СССР

N. 1049910, кл. 6 06 F 9/46, 1983, Авторское свидетельство СССР

N 1208553, кл. G 06 F 9/46, 1986. (54) УСТРОЙСТВО ДЛЯ ПОСЛЕДОВАТЕЛЬНОГО ВЫДЕЛЕНИЯ ЕДИНИЦ ИЗ ДВОИЧНОГО КОДА (57) Изобретение относится к вычислительной технике и может быть использовано в устройствах микропрограммного управления и выбора приоритета, ассоциативных запоминающих устройствах. Целью изобреИзобретение относится к вычислительной технике и может быть использовано в ассоциативных запоминающих устройствах, в устройствах микропрограммного управления и выбора приоритета.

Известно устройство для определения старшего значащего разряда, содержащее и — разрядный регистр 1, элементы И, НЕ, триггер.

Наиболее близким техническим решением к предлагаемому является устройство для последовательного выделения единиц из двоичного кода, содержащее счетчики, блок памяти, регистр, блок сравнения, формирователи импульсов, элементы задержки, генератор импульсов, элементы И, ИЛИ, ЗАПРЕТ, блок задержки, Недостатком устройства является низ. кое быстродействие при последовательном

17у5458 А1 тения является повышение быстродействия устройства при последовательном выделении единиц из двоичного кода с минимальными временными интервалами распределения импульсов. Устройство содержит два счетчика, блок памяти, блок сравнения, три регистра, три формирователя импульсов, два элемента задержки, блок задержек, генератор импульсов, группу элементов ИЛИ, пять групп элементов, четыре элемента И, шесть элементов ИЛИ, два триггера, дешифратор, группу элементов задержки, Устройство обеспечивает последовательное выделение единиц из двоичного кода при задании в блоке памяти нулевых и ненулевых временных интервалов распределения импульсов и ограничений на длину анализируемого двоичного кода. 1 ил. выделении единиц по программе с задани- д ем минимальных временных интервалов распределения, Цель изобретения — повышение быстродействия устройства при последовательном 4 выделении единиц из двоичного кода с минимальными временными интервалами рас- Л пределения. ОО

Поставленная цель достигается тем, что устройство для последовательного выделения единиц из двоичного кода, содержащее два счетчика, блок памяти, блок сравнения, два регистра, три формирователя импуль-. сов, два элемента задержки, блок задержки, генератор импульсов, группу элементов

ИЛИ, две группы элементов И, два элемента

И, три элемента ИЛИ. дополнительно содержит два триггера, третий регистр, дешифратор, три группы элементов И, группу

1795458

15

30

40

55 элементов задержки, третий, четвертый элементы И, четвертый, пятый, шестой элементы ИЛИ, причем входы установки в единичное состояние разрядов первого регистра являются информационными входами устройства, группа входов первого счетчика является группой входов начального адреса устройства, информационные входы третьего регистра являются входами длины двоичного кода устройства, сигнальным выходом устройства является выход третьего формирователя импульсов, выхо. ды элементов И первой группы подключены к соответствующим информационным выходам устройства.

На чертеже представлена блок-схема устройства, Устройство содержит счетчики 1, 2, блок

3 памяти, блок 4 сравнения, регистры 5, 6, формирователи 7, 8, 9 импульсов, элементы

10, 11 задержки, блок 12 задержек, генератор 13 импульсов, группу элементов ИЛИ

14, две группы элементов И 15, 21, элементы

И 16, 17, элементы ИЛИ 18, 19, 20, триггеры

22, 25, регистр 23, дешифратор 24, группы элементов И 26, 27, 28, группу элементов 29 задержки, элементы И 30, 31, элементы

ИЛИ 32, 33, 34, информационные входы 35, группу входов начального адреса 36, входы

37 длины двоичного кода, вход 38 установки начального состояния устройства, сигнальный выход 39, информационный выход 40 устройства, причем входы установки в единичное состояние разрядов регистра 6 являются информационными входами 35 устройства, группа входов счетчика 1 является группой входов начального адреса 36 устройства, выходы счетчика 1 соединены с группой адресных входов блока 3 памяти, выходы которого соединены с информационными входами регистра 5, выходы которого соединены с входами элемента ИЛИ 18 и первыми входами блока 4 сравнения, вторые входы которого соединены с выходами счетчика 2, счетный вход которого соединен с выходом элемента И 16, первый вход которого соединен с выходом генератора 13 импульсов, выход блока 4 сравнения подключен к входу формирователя 7 импульсов, счетный вход счетчика 1 подключен к выходу элемента И 17 и входу элемента 11 задержки, первый вход элемента ИЛИ 19 соединен с выходом фоомирователя 8 импульсов, выходы i-x (i=1,n) элементов И 21 группы подключены к соответствующим информационным выходам 40 устройства и входам блока 12 задержек, выходы которого соединены с нулевыми входами соответствующих разрядов регистра 6 и j-ми (j=2, ..., и+1) входами элемента ИЛИ 19. выход 1-го (l=1, .„, n-3) элемента ИЛИ 14 группы соединен с первым входом (I+1)-ro элемента ИЛИ

14 группы и инверсным входом (1+1)-го эле-: мента ИЛИ 15 группы, выход (и-2)-го элемента ИЛИ 14 группы соединен с инверсным входом (п — 1)-го элемента И 15 группы, выход m-го (m=1, ..., и-1) элемента И

15 группы подключен к первому входу(гп+1)го элемента И 21 группы, первый вход элемента И17 соединен с входом формирователя 9 импульсов, выход элемента 11 задержки соединен с входом считывания блок 3 памяти, выход формирователя 9 импульсов соединен с входом сброса счетчика 1, второй вход элемента И 17 соединен с входами сброса счетчика 2 и регистра 5, выход элемента ИЛИ 18 соединен с вторым входом элемента И 16, сигнальным выходом

39 устройства является выход формирователя 9 импульсов, который подключен к входам установки в "0" триггера 22, единичный выход которого соединен с вторыми входами элементов И 21 группы, а единичный вход триггера 22 подключен к выходу элемента И 30, первый вход которого соединен выходом элемента ИЛИ 20 и вторым входом элемента И 17, второй вход элемента И 30 подключен к входам формирователей 8, 9 импульсов и выходу элемента ИЛИ 32, выход формирователя 7 импульсов подключен к первому входу элемента ИЛИ 33, выход которого соединен с третьими входами элементов И 21 группы, а второй вход подключен к выходу элемента И 31, инверсный вход которого соединен с выходом элемента

ИЛИ 18, а прямой вход через элемент 10 задержки подключен к выходу элемента 11 задержки, группа входов 37 длины двоичного кода устройства подключен к информационным входам регистра 23, выход которого соединен с входом дешифратора 24, выходы с 1-ro по К-й которого подключены к входам элемента ИЛИ 34 и инверсным входам соответствующих элементов И 26 группы, а выходы с (К+1)-го по (п — 1) соединены с инверсными входами соответствующих элементов И 26 и первыми входами j-x элементов И 28 группы, единичные выходы l-x разрядов регистра 6 подключены к первым входам i-x элементов И 27 группы, второй вход первого элемента И 27 группы соединен с прямым входом первого элемента И 26 группы и единичным выходом триггера 25, единичный вход которого является входом

38 установки начального состояния устройства, выходы элементов И 26, кроме последнего, соединены с прямыми входами последующих элементов И 26 группы и вторыми входами последующих элементов И 27 группы, выход последнего элемента И 26

1795458 группы подключен к второму входу последнего элемента И 27 группы, выход первого элемента И 27 группы подключен к первым входам элемента ИЛИ 32; первого элемента

И 21 группы, первого элемента ИЛИ 14 группы и инверсному входу первого элемента И

15 группы, выход q-го элемента И 27 группы (ц=2."(n — 1)) соединен с соответствующим входом элемента ИЛИ 32, вторым входом (q — 1)-ro элемента ИЛИ 14 группы и прямым входом(ц — 1)-го элемента И 15 группы, выход

n-ro элемента И 27 группы подключен к и-му входу элемента ИЛИ 32 и прямому входу (n-1)-го элемента И 15 группы, выход элемента ИЛИ 19 подключен к вторым входам элементов И 28 группы, выходы которых, кроме первого элемента И 28, соединены с входами соответствующих элементов 29 задержки группы, выходы которых соединены с входами элемента ИЛИ 20, выход первого элемента И 28 группы подключен к (n+1)-му входу элемента ИЛИ 20, а первый вход — к выходу элемента ИЛИ 34, Устройство работает следующим образом, В исходном состоянии в регистр 23 по группе входов 37 устройства заносится код длины анализируемого двоичного кода, из которого выделяются единицы. Если анализируется P-разрядный. двоичный код (Р=1, и. где n — число разрядов регистра 6 устройства), на выходе регистра 23 появляется двоичный код числа Р, который поступает на входы дешифратора 24, В результате íà P-м выходе дешифратора 24 появляется единичный сигнал, закрывающий по инверсному входу соответствующий элемент И 26 группы, Сигналом по входу 38 установки начального состояния устанавливается в "1" триггер 25, Единичным сигналом с выхода триггера 25 открывается по второму входу первый элемент И 27 группы и по первому входу первый элемент И 26 группы. Если на первом выходе дешифратора 24 присутствует нулевой сигнал (P>1), первый элемент И

26 группы оказывается открытым по инверсному входу. В результате на его выходе появится единичный сигнал, открывающий

rlo второму входу второй элемент И 27 группы и по первому входу второй элемент И 26 группы. Элементы И 27 группы (кроме первого) подготавливаются к открытию по вторым входам последовательно единичными сигналами с выходов соответствующих элементов И 26 группы. Так как Р-й элемент И

26 закрыт единичным сигналом с P-го выхо-да дешифратора 24, элементы И 27 группы, начиная с 1-го и по P-й, будут последбвательно подготовлены к открытию по вторым входам. (n — P) последующих элементов И 27

35

40 версному входу первый элемент И 15

45 группы, поступает на первые входы элемен50

30 группы окажутся закрытыми по вторым входам нулевыми сигналами с выходов соответствующих элементов И 26 группы. Тем самым маскируются единичные выходы разрядов регистра 6, которые не анализируются на наличие единичных сигналов.

В исходном состоянии все разряды регистра 6 находятся в нулевом состоянии, B определенных зонах блока 3 памяти предварительно записываются временные интервалы. соответствующие каждой требуемой комбинации двоичного кода, из которого выделяются единицы. Причем могут быть заданы нулевые временные интервалы, ко- торым соответствуют нулевые двоичные коды в ячейках блока 3 памяти. Код начального адреса соответствующей зоны памяти по группе входов 36 устройства заносится в счетчик 1, Работа устройства начинается с записи двоичного кода в регистр 6 по группе информационных входов 35 устройства (входы синхронизации записи регистра 6 и счетчика 1 на чертеже не показаны). Соответствующие разряды регистра 6 устанавливаются в единичное состояние, Сигнал с прямого выхода каждого разряда (триггера) регистра

6 с единичным значением поступает на первый вход соответствующего элемента И 27 группы. Элементы И 27 группы с 1-го по P-й открыты по вторым входам, поэтому на их выходах появляются единичные сигналы при наличии единичных сигналов на выходах соответствующих разрядов регистра 6

При этом единичный сигнал с выхода первого (ближайшего к первому) разряда регистра

6 получает приоритет над всеми последующими разрядами. При наличии единичного сигнала на выходе первого разряда регистра 6, на выходе первого элемента И 27 группы также появится единичный сигнал, который открывает по первому входу первый элемент И 21 группы, закрывает по инта ИЛИ 32 и первого элемента ИЛИ 14 группы, Элементы ИЛИ 14 образуют последовательную цепь, причем выход каждого элемента ИЛИ 14 подключен к инверсному входу последующего элемента И 15 и первому входу последующего элемента

ИЛИ 14. Поэтому единичный сигнал с выхода первого элемента ИЛИ 27 группы, проходя через последовательную цепочку элементов ИЛИ 14 группы, закрывае по инверсным входам элементы ИЛИ 15 группы, Если единичные значения имеют только первый и P-й разряды регистра 6, единичным сигналом с выхода первого элемента И

27 группы будет закрыт по инверсному вхо1795458

20

40 ду элемент И 15, соответствующий P-му разряду регистра 6, с задержкой, определяемой временем прохождения единичного сигнала по последовательной цепи элементов ИЛИ 14 от первого до (P — 2)-го элемента

ИЛИ 14 группы. Эта задержка составляет максимальное время переходных процессов для Р-разрядного двоичного кода, по истечении которого единичный сигнал установится на первом входе только одного элемента И 21 группы, который соответствует первому или ближайшему к первому разряду регистра 6, имеющему единичное значение. Если в единичном состоянии находится г-й разряд регистра 6 (P г>1), а все предыдущие разряды с 1-го по (r 1)-й находятсяв нулевом состоянии, элементы И 15группы, соответствующие разрядам регистра 6 с 2го по (r — 1)-й, оказываются закрытыми по прямым входам нулевыми сигналами с выходов соответствующих элементов И 27 группы, В результате единичный сигнал появится на первом входе r-ro элемента И 21 группы, подготавливая его открытие.

При.появлении единичных сигналов на выходах элементов И 27 группы, на выходе элемента ИЛИ 32 появится единичный сигнал, открывающий по вторым входам элементы И 17, И 30 и поступающий на входы формирователей 8, 9, Формирователь 8 формирует импульсы по переднему фройту, поэтому на его выходе появляется единичный импульс, который через элемент ИЛИ

19 поступает на вторые входы элементов И

28 группы, Первый вход первого элемента И

28 группы подключен к выходу элемента

ИЛИ 34, входы которого соединены с выходами дешифратора 24 с 1-го по К-й. Число К выходов дешифратора 24, подключенных через элемент ИЛИ 34 к первому входу первого элемента И 28 группы, выбирается таким образом, чтобы были равны максимальное время переходных процессов на выходах элементов И 15 при анализе

К-разрядного двоичного кода и минимальное время, необходимое для считывания информации из блока 3 памяти и появления ймпульса считывания на третьих входах элементов И 21 группы, Максимальному времени переходных процессов соответствует анализ К-разрядного кода (n>K>2), в котором установлены.в "1" только 1-й и К-й разряды регистра 6, B этом случае переходные процессы закончатся после прохождения единичного сигнала с выхода первого элемента И 27 группы через последовательную цепочку из (К-2) элементов ИЛИ 14 группы на инверсный вход (К-1)-го элемента И 15 группы, Минимальному времени, необходимому для появления импульса считывания на третьих входах элементов И 21 группы, соответствует считывание из ячейки блока 3 памяти нулевого кода, При анализе двоичных кодов, разрядность которых Р>К, максимальное время переходных процессов превышает время, необходимое для считывания нулевого кода из блока 3 памяти и появления импульса на третьих входах элементов И 21 группы. При этом возникает необходимость задержки появления импульса на третьих входах злементов И 21 группы до окончания переходных процессов на выходах соответствующих элементов И 15 группы; что достигается задержкой поступления импульса с выхода элемента ИЛИ 19 на вход элемента-MJlM 20. B зависимости от максимально возможного времени переходных процессов (длины кода Р) задержка осуществляется на одном из (n"Ê-1) элементов 29 задержки. Единичный сигнал на вход элемента 29 задержки поступает с выхода соответствующего элемента И 28 группы открытого по первому входу единичным GNI налом с соответствующего P-го (K

Импульсы с выхода первого элемента И

28 группы и элементов 29 задержки поступают на входы элемента ИЛИ 20, С выхода элемента ИЛИ 20 единичный сигнал через элемент И 30, открытый по второму входу

1795458

10 единичным сигналом с выхода элемента

ИЛИ 32, поступает на единичный вход триггера 22, Единичный сигнал с прямого выхода триггера 22 открывает по вторым входам элементы И 21 группы. Единичный импульс с выхода элемента ИЛИ 20 устанавливает также в нулевое состояние регистр 5, счетчик 2 и через элемент И 17, открытый по второму входу единичным сигналом с выхода элемента ИЛИ 32, поступает на счетный вход счетчика 1, увеличивая его содержимое на единицу.

На выходах счетчика 1 устанавливается адрес 1-й ячейки данной зоны памяти блока

3, где записана программа временных интервалов. Импульс с выхода элемента И 17 через элемент 11 задержки подается также на вход элемента И 17 через элемент 11 задержки подается также на вход считывания информации из блока 3 памяти. Элемент 11 обеспечивает задержку поступления импульса на вход считывания блока 3 памяти до установления на его первых входах кода адреса соответствующей ячейки эоны памяти, Из блока 3 памяти считывается двоичный код первого временного интервала, который записывается в регистр

5. С выходов регистра 5 этот код подается на первые входы блока 4 сравнения и на входы элемента ИЛИ 18. Единичный импульс с выхода элемента 11 задержки поступает на вход элемента f0 задержки.

Элемент 10 обеспечивает задержку поступления импульса с выхода элемента 11 на первый вход элемента И 31 на время, достаточное для считывания кода из блока 3 памяти, записи его в регистр 5 и формирования в зависимости от считанного кОда единичного или. нулевого сигнала на выходе элемента ИЛИ 18.

Если из ячейки блока 3 памяти считан нулевой код, на выходе элемента ИЛИ 18 сохранится нулевой уровень сигнала. Эле-мент И 31 окажется открытым по инверсному входу и импульс с выхода элемента 10 задержки через элементы И 31, ИЛИ 33 поступает на третьи. входы элементов И 21 группы. На выходе 1-го элемента И 21; открытого по первому входу единичным сигналом соответствующего разряда регистра 6, появится единичный импульс. При считывании из ячейки блока 3 памяти не нулевого кода временного интервала, на выходе элемента ИЛИ 18 появится единичный сигнал, запирающий по инверсному входу элемент

И 31 и открывающий по второму входу элемент И 16. При этом выход генератора 13 импульсов подключается к счетному суммирующему входу счетчика 2. Генератор 13 выдает импульсы с частотой, определяемой заданной единицей измерения временных интервалов. На выходах счетчика 2 формируется возрастающая последовательность двоичных кодов чисел начиная с нулевого

5 кода. При совпадении отличных от нулевых кодов на выходах регистра 5 и счетчика 2, т.е. по окончании выработки очередного временного интервала, блок 4 сравнения выдает единичный сигнал, который подает10 ся на вход формирователя 7 импульсов. С выхода формирователя 7 импульс считывания поступает через элемент ИЛИ 33 на третьи входы элементов И 21 группы, При этом открывается только один i-й элемент И

15 21, подготовленный к открытию сигналом соответствующего разряда регистра 6 с единичным значением. На других выходах 40 устройства единичные сигналы отсутствуют.

Сигнал с выхода i-го элемента И 21 группы

20 подается на i-ый вход блока 12 задержек, который задерживает его нэ время действия импульса считывания формирователя 7 им. пульсов, На i-м выходе блока 12 задержек появ25 ляется единичный сигнал, который устанав.ливает в нулевое состояние соответствующий разряд регистра 6 и пода- . ется на j-й (/=,......,n+1) вход элемента ИЛИ

19, После обнуления 1-ro разряда регистра 6

30 снимается единичный сигнал с выхода i-ro элемента И 27 и, следовательно, с выхода соответствующего элемента И 15 группы и первого входа i-ro элемента И 21. Последовательно с задержками, определяемыми

35 длиной цепочки из элементов ИЛИ 14 груп-. пы, снимаются единичные запрещающие сигналы с инверсных входов элементов И 15 группы, соответствующих разрядам регистра 6, следующим за выделенным единичным

40 разрядом. кроме элементов И 15 группы, соответствующих разрядам регистра 6. следующим за разрядом, содержащим очередную выделяемую единицу. Этот разряд регистра 6 получает приоритет над всеми

45 последующими разрядами двоичного кода и подготавливает открытие соответствующего элемента И 2 f по первому входу. Импульс с выхода элемента ИЛИ 19 поступает на вторые входы элементов И 28. При Р < К

50 единичный сигнал с выхода элемента ИЛИ

19 через первый элемент И 28 группы, открытый по первому входу сигналом с выхода элемента ИЛИ 34, поступает на первый вход элемента ИЛИ 20. Если Р>К, т.е, длина ана55 лизируемого кода велика и максимальное время переходных процессов на выходах соответствующих элементов И 15 превышает время, затрачиваемое на считывание ну- . левого кода из блока 3 памяти и формирование импульсов считывания нз

1795458

30

40

55 вторых входах элементов И 21 группы, импульс с выхода элемента ИЛИ 19 через z-й (z=2, ..., и-К) элемент И 28 группы, открытый по первому входу единичным сигналом с соответствующего выхода дешифратора 24, поступает на вход элемента ИЛИ 20 с задержкой, обеспечиваемой соответствующим элементом 29 задержки и достаточной для окончания переходных процессов на выходах элементов И 15 группы до поступления импульса считывания на третьи входы элементов И 21 группы.

Импульс с выхода элемента ИЛИ 20 устанавливает в нулевое состояние регистр 5, счетчик 2 и через элемент И 17 подается на счетный вход счетчика 1, увеличивает его содержимое на единицу и через элемент 11 задержки подается на вход считывания информации из блока 3 памяти, Из очередной ячейки блока 3 памяти считывается код временного интервала и записывается в регистр 5, Работа устройства повторяется до тех пор, пока не будут выделены все единицы входного двоичного кода с заданными временными интервалами. После выделения последней единицы все разряды регистра 6 установятся в нулевое состояние, закроются по первым входам все элементы

И 27 группы и снимется потенциальный единичный сигнал с выхода элемента ИЛИ 32.

Формирователь 9 формирует импульсы по заднему фронту, поэтому при снятии единичного сигнала с выхода элемента ИЛИ 32 на выходе формирователя 9 появится единичный импульс, который обнуляет счет. чик 1 и триггер 22 и поступает на выход 39 устройства, сигнализируя о выделении последней единицы из заданного кода. Нулевой сигнал с выхода элемента ИЛИ 32 закрывает по второму входу элемент И 17, поэтому импульс последней выделенной единицы с выхода элемента ИЛИ 19 не изменяет состояние счетчика 1 и не поступает на. вход считывания блока 3 памяти, но обнуляет регистр 5 и счетчик 2, приводя устройство в исходное состояние. Устройство готово к приему следующего двоичного кода числа в разряды регистра 6 и двоичного кода адреса в счетчик 1. Перед каждым циклом работы устройства в регистре 23 может быть изменен код длины анализируемого двоичного кода. Сброс триггера 25 (вход сброса на чертеже не показан) блокирует работу устройства. Перед сменой кода в регистре

23 все разряды регистров 6 и 23 обнуляются (входы сброса на чертеже не показаны). По явление единичного сигнала на выходе 39 устройства сигнализирует о возможности смены кодов в регистрах 6, 23 и счетчике 1 устройства.

Таким образом, предлагаемое устройство обеспечивает выделение единиц из двоичного кода любой разрядности P и в соответствии с заданной последовательностью временных интервалов. Причем, задание нулевых временных интервалов обеспечит минимальное время распределения импульсов (режим "быстрого" просмотра кодовой комбинации), В устройстве при анализе многоразрядных кодов, содержащих единицы только в первых P разрядах, задается ограничение на число анализируемых разрядов P. При этом обеспечивается выбор задержки инициирования работы схемы выборки временных интервалов (задержки пвявления единичного сигнала на выходе элемента

ИЛИ 20) в зависимости от длительности переходных процессов на выходах элементов

И 27 группы, соответствующих анализируемому Р-разрядному коду, что позволяет при

Р<п сократить время реакции устройства.

Формула изобретения

Устройство для последовательного выделения единиц из двоичного кода, содержащее два счетчика, блок памяти, блок сравнения, регистр, два регистра, три формирователя импульсов, два элемента задержки, блок задержки, генератор импульсов, группу элементов ИЛИ, две группы элементов И, два элемента И, три элемента ИЛИ, причем входы установки в единичное состояние разрядов первого регистра являются информационными входами устройства, группа входов первого счетчика является группой входов начального адреса устройства, выходы первого счетчика соединены с группой адресных входов блока памяти, выходы которого соединены с информационными входами второго регистра, выходы которого соединены с входами первого элемента ИЛИ и с первыми входами блока сравнения, вторые входы которого соединены с выходами второго счетчика, счетный вход которого соединен с выходом первого элемента И, первый вход которого соединен с выходом генератора импульсов, выход блока сравнения подключен к входу первого формирователя импульсов, счетный вход первого счетчика подключен к выходу второго элемента И и входу первого элемента задержки, первый вход второго элемента

ИЛИ соединен с выходом второго формирователя импульсов, выходы i-x (i=1,ï) элементов И первой группы подключены к соответствующим информационным выходам устройства и входам блока задержки, выходы которого соединены с нулевыми входами соответствующих разрядов первого регистра и j-ми (j=2... и+1) входами второго

1795458 элемента ИЛИ, выход t-ro (l=1...ï-3) элемента ИЛИ группы соединен с первым входом (l+1)-ro элемента ИЛИ группы и инверсным входом (l+1)-ro элемента и второй группы, выход (и-2)-го элемента ИЛИ группы соединен с инверсным входом (n — 1)-го элемента

И второй группы, выход m-го (m=1...rt-1) элемента И второй группы подключен к первому входу (m+1)-го элемента И первой группы, первый вход второго элемента И соединен с входом третьего формирователя импульсов, выход первого элемента задержки соединен с входом считывания блока памяти, выход третьего формирователя импульсов соединен с входом сброса первого счетчика, второй вход второго элемента И соединен с входами сброса второго счетчика второго регистра, выход первого элемента ИЛИ соединен с вторым входам первого элемента И, о т л и ч а ю щ е е с я тем, что, с целью повышения быстродействия устройства при последовательном выделении единиц из двоичного кода с минимальными временными интервалами распределения, оно содержит два триггера, третий регистр, дешифратор, три группы элементов И, группу, элементОв задержки, третий, четвертый элементы И, четвертый, пятый, шестой элементы ИЛИ, причем сигнальным выходом устройства является выход третьего формирователя импульсов, который подключен к входу установки в "0" первого триггера, единичный выход которого соединен с вторыми входами элементов И первой группы, а единичный вход подключен к выходу третьего элемента И, первый вход которого соединен с выходом третьего элемента ИЛИ и вторым входом второго элемента И второй вход третьего элемента И подключен к входам второго и третьего формирователей импульcos и выходу четвертого элемента ИЛИ, вы. ход первого формирователя импульсов подключен к первому входу пятого элемента

ИЛИ, выход которого соединен с третьими входами элементов И первой группы, а вто-. рой вход подключен к выходу четвертого элемента И, инверсный вход которого соединен с выходом первого элемента ИЛИ, а прямой вход через второй элемент задержки подключен к выходу первого элемента задержки, группа входов длины двоичного чен к первым входам четвертого элемента

30 ИЛИ, первого элемента И первой группы, первого элемента ИЛИ группы и инверсно35

50

25 кода устройства подключена к информационным входам третьего регистра, выход которого соединен с входом дешифратора. выходы с первого по К-й которого подключены к входам шестого элемента ИЛИ и инверсным входам соответствующих элементов И третьей группы, а выходы с (К+1)-го по (и — 1)й соединены с инверсными входами соответствующих элементов И третьей группы и первыми входами j-x элементов И четвертой группы, единичные выходы l-x разрядов первого регистра подключены к первым входам l-x элементов И пятой группы, второй вход первого элемента И пятой группы соединен с прямым входом первого элемента И третьей группы и единичным выходом второго триггера, единичный вход которого является входом установки начального состояния устройства, выходы элементов И третьей группы, кроме последнего, соединены с прямыми входами последующих элементов И третьей группы и вторыми входами последующих элементов И пятой группы, выход последнего элемента И третьей группы подключен к второму входу последнего элемента И пятой группы, выход первого элемента И пятой группы подклюму входу первого элемента И второй группы, выход ц-ro элемента И пятой группы (q=2.„п1) соединен с соответствующим входом четвертого элемента ИЛИ, вторым входом (q-1)-го элемента ИЛИ группы и прямым входом (q — 1)-го элемента И второй группы, выход и-го элемента И пятой группы подключен к п-му входу четвертого элемента

ИЛИ и прямому входу (n-1)-го элемента И второй группы, выход второго элемента

ИЛИ подключен к вторым входам элементов

И четвертой группы, выходы которых, кроме первого элемента И, соединены с входами соответствующих элементов задержки группы, выходы которых соединены с входами третьего элемента ИЛИ, выход первого элемента И четвертой группы подключен к (и+1)-му входу третьего элемента ИЛИ, а первый вход — к выходу шестого элемента

ИЛИ, 1795458

Составитель А.Белан

Техред М,Моргентал Корректор М.Максимишинец

Редактор

Производственно-издательский комбинат "Патент", г. Ужгород, ул.Гагарина, 101

Заказ 431 Тираж Подписное

ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР

113035, Москва. Ж-35, Раушская наб., 4/5

Устройство для последовательного выделения единиц из двоичного кода Устройство для последовательного выделения единиц из двоичного кода Устройство для последовательного выделения единиц из двоичного кода Устройство для последовательного выделения единиц из двоичного кода Устройство для последовательного выделения единиц из двоичного кода Устройство для последовательного выделения единиц из двоичного кода Устройство для последовательного выделения единиц из двоичного кода Устройство для последовательного выделения единиц из двоичного кода 

 

Похожие патенты:

Изобретение относится к вычислитель ной технике и может быть использовано в микропроцессорных вычислительных системах для обслуживания запросов на прерывание Q-шины и шины VME

Изобретение относится к вычислительной технике и может быть использовано для приоритетного управления обслуживанием объектов в автоматических управляющих системах

Изобретение относится к вычислительной технике и технике связи и может быть использовано в ЛВС и многомашинных вычислительных комплексах для управления доступом к общей магистрали

Изобретение относится к вычислительной технике и может быть использовано для управления приоритетным обслуживанием объектов в автоматических управляющих системах

Изобретение относится к вычислительной технике и может быть использовано в управляющей системе для индивидуального и синхронного группового управления различными устройствами

Изобретение относится к вычислительной технике, в частности к устройствам приоритетного обслуживания запросов

Изобретение относится к вычислительной технике и может быть использовано для распределения ресурса между многими абонентами

Изобретение относится к вычислительной технике и может быть использовано при организации обмена информацией через общую магистраль между абонентами локальных сетей, многомашинных и многопроцессорных распределенных систем

Изобретение относится к автоматике и вычислительной технике, а точнее к приоритетной обработке данных, и предназначено для использования в мультипроцессорных системах, в локальных сетях и в системах распределенного управления

Изобретение относится к вычислительной технике и может быть использовано для организации доступа к коллективно используемому ресурсу

Изобретение относится к вычислительной технике и может быть использовано для организации межмашинного обмена в распределенных вычислительных комплексах и сетях ЭВМ

Изобретение относится к вычислительной технике и предназначено для использования в локальных вычислительных сетях с шинной топологией для управления передачей пакетов данных через общий канал

Изобретение относится к способам управления перегрузкой сообщениями элементарной программы в электронной системе коммутации

Изобретение относится к области вычислительной техники и может быть применено в системах обмена данными

Изобретение относится к отвечающей системе, то есть способной к работе в реальном масштабе времени и толерантной к ошибкам системе для обработки сигналов, с множеством блоков обработки данных, которые соединены друг с другом через блоки передачи данных

Изобретение относится к вычислительной технике и может найти применение в отказоустойчивых многопроцессорных системах для перераспределения нагрузки между процессорами во время отказов

Изобретение относится к вычислительной технике и может быть использовано в устройствах последовательно-параллельного обслуживания запросов абонентов с переменным распределением потоков информации по линиям связи

Изобретение относится к вычислительной технике и может быть использовано в устройствах микропрограммного управления и выбора приоритета, ассоциативны запоминающих устройствах

Наверх