Устройство для деления аналоговых сигналов
Изобретение относится к электрическим вычислительным устройствам и может быть использовано в измерительных и вычислительных системах для обработки аналоговой информации. Цель изобретения - повышение точности. Поставленная цель достигается за счет того, что предлагается использовать отличную от прототипа схемную реализацию блока формирования разности и суммы входных сигналов, которая включает пять масштабных резисторов, два ключа и два операционных усилителя с соответствующими связями, 2 ил. vw fc
СОЮЗ СОВЕТСКИХ
СОЦИАЛИСТИЧЕСКИХ
РЕСПУБЛИК
ГОСУДАРСТВЕННОЕ ПАТЕНТНОЕ ВЕДОМСТВО СССР (ГОСПАТЕНТ СССР) ОПИСАНИЕ ИЗОБРЕТЕНИЯ К ABTOPCKOMY С8ИДЕТЕЛЬСТ8У (21) 4817596/24 (22) 23.04.90 (46) 15.02,93. Бюл, ¹ 6 (71) Всесоюзный научно-исследовательский и конструкторский институт медицинской лабораторной техники и Ленинградский электротехнический институт им. В.И,Ульянова (Ленина) (72) Л.М.Муравник, Н.M.Ñàôüÿííèêîâ и Ф,И,Юнаков (56) Авторское свидетельство СССР N 456276, кл. G 06 G 7/16, 1975. Авторское свидетельство СССР N798879,,кл. G 06 О 7/161, 1981. Авторское свидетельство СССР N 1037278, кл. 6 06 G 7/161, 1983. Изобретение относится к электрическим вычислительным устройствам и может быть использовано в измерительных и вычислительных системах для обработки аналоговой информации, Известны время-импульсные устройства, реализующие деление аналоговых сигналов на основе их интегрирования, содержащие два интегратора, блок сравнения, источник опорного напряжения и аналоговые ключи. Их общий недостаток состоит в том, что результат деления существенно зависит от постоянных времени интеграторов и, соответственно, обладает значительной чувствительностью к дрейфу сопротивлений и емкостей пассивных компонентов, Наиболее близким по технической сущности и цели к предлагаемому изобретению „„Я „„1795479 А1 (54) УСТРОЙСТВО ДЛЯ ДЕЛЕНИЯ АНАЛОГОВЫХ СИГНАЛОВ (57) Изобретение относится к электрическим вычислительным устройствам и может быть использовано в измерительных и вычислительных системах для обработки аналоговой информации. Цель изобретения— повышение точности. Поставленная цель достигается за счет того, что предлагается использовать отличную от прототипа схемную реализацию блока формирования разности и суммы входных сигналов, которая включает пять масштабных резисторов, два ключа и два операционных усилителя с соответствующими связями, 2 ил. является устройство для деления аналоговых сигналов, в котором снижена чувствительность к изменению значений параметров пассивных компонентов посредством введения в устройство блока формирования разности и суммы входных сигналов в составе сумматора и единичного инвертора. В прототипе формирование периодической импульсной последовательности производится одним и тем же интегратором, параметры пассивных компонентов которого не влияют, таким образом, на величину выходного напряжения. При этом второй интегратор выполнен как усреднитель и позволяет получать частное от деления входных аналоговых сигналов в виде постоянного напряжения. Недостатком прототипа является его невысокая точность из-за нелинейности, 1795479 связанной с неидентичностью коэффициентов инвертирования сигнала делимого и результата суммирования сигналов делимого и делителя, при значительной аппаратурной избыточности устройства, Нелинейность прототипа проявляется в непостоянстве коэффициента пропорциональности "а" в передаточной характеристике. Коэффициент "а" в прототипе зависит от входных сигналов в соответствии с выражением да =-д Я(у — 1), где д а — относительное отклонение коэффициента "а"; дй — относительное отклонение сопротивлений используемых резисторов от номинала, Х1 У=— Х2 Цель изобретения состоит в устранении указанного недостатка, то есть -в повышении точности. Поставленная цель достигается тем, что блок формирования разности и суммы вход- ных сигналов содержит первый и второй масштабные резисторы, первые выводы которых подключены к первому и второму информационным входам блока, а вторые выводы соответственно через первый ключ и непосредственно подключены к инвертирующему входу первого операционного усилителя, соединенному через третий масштабный резистор с его выходом и первым выводом четвертого масштабного резистора, подключенного к инвертирующему входу второго операционного усилителя, соединенному через второй ключ со вторым выводом первого масштабного резистора и подключенному через пятый масштабный резистор к выходу второго операционного усилителя, соединенному с выходом блока, вход задания режима работы которого под. ключен,к управляющим входам первого и второго ключей. Сущность предлагаемого изобретения закл очается в использовании метода поочередного формирования на основе одних и тех же элементов в необходимые интервалы времени последовательно соединенных суммирующей и инвертиру ощей структур с одновременным поочередным изменением последовательности их соединения посредством поочередного подключения резистора к инвертирующим входам первого и второго операционных усилителей, На фиг, 1 представлена схема устройст ва для деления аналоговых сигналов; на фиг. 2 - временные диаграммы его работы. Устройство для деления аналоговых сигналов содержит первый интегратор 1, под. ключенный выходом к первому входу блока сравнения 2, второй вход которого подключен к выходу переключателя 3, а выход соединен с информационным входом второго интегратора 4, выход которого является выходом 5 устройства. а также подключен к управляющему входу переключателя 3, соединенного первым и вторым информационными Входами с ВыхОдОм источника 15 опорного напряжения 6 и шиной нулевого потенциала 7, блока 8 формирования разности и суммы входных сигналов, первый и второй информационные входы которого являются соответственно входами 9 и 10 задания делителя и делимого устройства, выход блока 8 подключен к информационному входу первого интегратора 1, вход зада ния режима работы соединен с выходом блока сравнения, При этом блок 8 формирования разности и суммы входных сигналов содержит первый 11 и второй 12 масштабные резисторы, первые выводы которых . подключены к первому и второму информационным входам блока 8, а вторые выводы соответственно через первый ключ 13 и непосредственно подключены к инвертирующему входу первого операционного усилителя 14, соединенному через третий масштабный резистор 15 с его выходом и первым выводом четвертого масштабного резистора 16, подключенного к инвертирующему входу второго операционного усилителя 17, соединенному через второй ключ 18 с0 вторым выводом первого масштабного 40 резистора 11 и подключенному через пятый масштабный резистор 19 к выходу второго операционного усилителя 17, соединенному с выходом блока 8, вход задания режима работы которого подключен к управляющим 45 входам первого 13 и второго 18 ключей. Устройство работает следующим образом, Пусть в начальный момент времени t = =0 интегратор 1 и интегратор-усреднитель 4 50 обнулены. На первом входе 9 устройства действует сигнал Х2, пропорциональный делителю, а на втором входе 10 — сигнал Х1, пропорциональный делимому. В интервале времени (Ол1) ключи 3.1, 18 55 замкнуты, ключи 3,2, 13 разомкнуты управляющим сигналом +U с выхода блока сравнения 2 (фиг. 2б). Операционный усилитель 14 совместно с масштабными резисторами 12, 15 образуют на данном интервале времени инвертор, вход которого соединен со 1795479 15 R16 +КФ + „ входом 10 устройства. Операционный усилитель 17 в совокупности с масштабными резисторами 16, 19 и с масштабным резистором 11, подключенным к инвертирующему входу операционного усилителя 17 через 5 замкнутый ключ 18, образуют на данном интервале времени инвертирующий сумма. тор. На первый вход сумматора по цепи масштабного резистора 16 поступает инвертированное напряжение Х1, а на второй 10 вход по цепи масштабного резистора 11— непосредственно напряжение Хг. Инвертированная разность входных сигналов устройства поступает на вход интегратора 1, на выходе которого формируется линейно-на- -. 15 растающее напряжение Zl (p r, 2а). При достижении напряжением Zl величины опорного напряжения Ео источника 6 (мо- . мент времени tl на фиг 2а) напряжение на выходе блока сравнения 2 становится рав-. 20 ным (-U) (фиг. 2б). В интервале времени (tl т2) ключи 3.2, 13 замкнуты, ключи 3.1, 18 разомкнуты управляющим сигналом (-0) с выхода блока сравнения 2 (фиг. 2б). Операционный усилитель 25 14 совместно с масштабными резисторами 12, 15 и с масштабным резистором 11, подключенным к инвертирующему входу операционного усилителя .14 через замкнутый ключ 13, образуют на данном интервале 30 времени инвертирующий сумматор, входы которого являются входами 9 и 10 устройства. К выходу указанного сумматора подключен, инвертор, образованный на данном интервале времени операционным усилите- 35 лем 17 и масштабными резисторами 16 и 19, Напряжения Х1 и Xz поступают на входы сумматора, Инвертированная сумма входных сигналов через инвертор передается на вход интегратора 1. Таким образом, на вхо- 40 де интегратора 1 действует сумма напряжений Х1 и Xz, а на выходе интегратора 1 формируется линейно-убывающее напряжение (фиг, 2а). При достижении входным напряжением Zj.величины нулевого уровня 45 (момент времени t2 на фиг. 2а) напряжение на выходе блока сравнения 2 становится равным+О (фиг. 2б), вследствие чего ключи 3,1, 18 замыкаются, а ключи 3,2, 13 размыкаются. Далее напряжение на выходе интег- 50 Формула изобретения Устройство для деления аналоговых сигналов, содержащее первый интегратор, подключенный выходом к первому входу блока сравнения, второй вход которого подратора 1 вногь нарастает, и цикл повторяется, Таким образом, на выходе блока сравнения 2 вырабатывается периодическая nocëåäовательность импульсов, которая усредняется (W) с помощью интегратора-усреднителя 4 (фиг, 2б), Результат усреднения, формируемый на выходе 5 устройства, в установившемся режиме пропорционален искомому частному.. В основу построения устройства положен принцип аналоговой компенсации влияния параметров. пассивных компонентов устройства на результат деления аналоговых сигналов при двухтактной генерации периодической импульсной последовательности на основе интегрирования в одном из тактов разности, а в другом — суммы сигнаloB делимого и делителя с неизменным Ко эффициентом передачи сигнала делимого, что достигается посредством выполнения суммирования и инвертирования одними и теми же элементами поочередно. Среднее значение W напряжения импульсной последовательности W(t) с выхода блока сравнения 2, формируемое интегратором — усреднителем 4 на выходе 5 устройства, характеризуется следующим образом: R15 12 Xl W — 2КФи — + где Кф —. коэффициент передачи интегратора-усреднителя 4; R11 R12, R15, В15 —. значения сопротивлений резисторов 11, 12, 15, 16. Из приведенного выражения видно, что Х1 0 коэффициент при — не зависит от самих . Хр величин Х1 и Х . Этим определяется новое в изобретении по отношению к прототипу положительное качество — повышение точности путем устранения нелинейности передаточной характеристики для любых допусков резисторов. ключен к выходу переключателя, а выход соединен с информационным входом второго интегратора, выход которого является выходом устройства, а также подключен к управляющему входу переключателя, сое1795479 Составитель Л.Муравник Техред М,Моргентал . Корректор И,Шмакова Редактор Т,Иванова Заказ 432 Тираж Подписное ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР 113035, Москва, Ж-35, Раушская наб., 4/5 Производственно-издательский комбинат "Патент", г. Ужгород, ул. Гагарина, 101 диненного первым и вторым информационными входами с выходом источника опорного напряжения и шиной нулевого потенциала, блока формирования разности и суммы входных сигналов, первый и второй информационные входы которого являются соответственно входами задания делителя и делимого устройства, выход блока подключен к информационному входу первого интегратора,.вход задания режима работы соединен с выходом блока сравнения, о тл и ч а ю щ е е с я тем, что, с целью повышения точности, в нем блок формирования разности и суммы входных сигналов содержит первый и второй масштабные резисторы, первые выводы которых подключены к первому и второму информационным входам блока, а вторые выводы соответственно через первый ключ и непосредственно подключены к инвертирующему входу первого операционного усилителя, соединенному 5 через третий масштабный резистор с его выходом и первым выводом четвертого масштабного резистора, подключейного к инвертирующему входу второго операционного усилителя, соединенному 10 через второй ключ с вторым выводом первого масштабного резистора и подключенному через пятый масштабный резистор к выходу второго операционного усилителя, соединенному с выходом блока, вход зада15 ния режима работы которого подключен к управляющим входам первого и второго ключей.
