Устройство регенерации трехуровневого биполярного сигнала

 

Изобретение относится к области цифровой передачи информации и может быть использовано для исправления ошибок в регенераторах трехуровневых биполярных сигналов, не обладающих корректирующими свойствами. Целью изобретения является повышение помехоустойчивости устройства. Устройство содержит выпрямитель 1, выделитель 2 тактовой частоты, блок 3 аналоговой памяти, блок 4 управления, источник 5 опорного напряжения, блок 6 вычитания, пять пороговых блоков 7-11, формирователь 12 стробирующих импуль

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК. Жц, 1800648 А1 (51)5 Н 04 M 7/00

ГОСУДАРСТВЕННОЕ ПАТЕНТНОЕ

ВЕДОМСТВО СССР (ГОСПАТЕНТ СССР) ОПИСАНИЕ ИЗОБРЕТЕНИЯ а.:,-.,-„! .00

О

О ос

Ф

00.Ъ

К АВТОРСКОМУ С ВИДЕТЕЛ ЬСТВУ (21) 4716654/24 (22) 10.07.89 (46) 07.03.93. Бюл, ¹ 9 (71) Институт радиофизики и электроники

АН АрмССР (72) Г.С. Маркарян, Г.Г. Манукян, К.М. Никогосян и Г.К. Егоян (56) Авторское свидетельство СССР ¹

1405120, кл,Н 03 М 7/00, 1986.

Авторсоке свидетельство СССР

¹ 1354424,,кл. Н 03 М 7/00, 1986. (54) УСТРОЙСТВО РЕ(ЕНЕРАЦИИ ТРЕХУРОВНЕВОГО БИПОЛЯРНОГО СИГНАЛА (57) Изобретение относится к области цифровой передачи информации и может быть использовано для исправления ошибок в регенераторах трехуровневых биполярных сигналов, не обладающих корректирующими свойствами. Целью изобретения является повышение помехоустойчивости устройства. Устройство содержит выпрямитель 1, выделитель 2 тактовой частоты, блок

3 аналоговой памяти, блок 4 управления, источник 5 опорного напряжения, блок 6 вычитания, пять поро овых блоков 7 — 11, формирователь 12 стр бирующих импуль1800648

- для состояния "+1"

40 — для состояния "-1" сов, дешифратор 13, два элемента НЕ 14, 15, формирователь 16 двоичного сигнала, блок

17 коммутации. В изобретении регенерация трехуровневого биполярного сигнала осуществляется по максимуму правдоподобия, с мягким решением, причем поставленная

Изобретение относится к области цифровой передачи информации и может быть использовано для исправления ошибок в регенераторах трехуровневых биполярных сигналов, не обладающих корректирующими свойствами.

Целью изобретения является повышение помехоустойчивости устройства.

Сущность изобретения заключается в следующем.

Кодирующее устройство кода АМ1, формирующее биполярный трехуровневый сигнал, представим в виде конечного автомата, состоящего из двух состояний "+1" и "-1".

Если кодер находится в состоянии "+1", то из 9 возможных пар троичных символов разрешенными являются только 4; (00); (-1

О); (О-1); (-1 1), Для состояния "-1" разрешенными являются также 4 пары троичных символов: (О О); (1 О); (1 -1); (О 1). Все остальные комбинации являются запрещенными и в устройстве-прототипе используются только для обнаружения ошибок. Избыточность кода АМ1 не позволяет исправлять ошибки, однако в заявляемом устройстве поставленная цель достигается за счет исправления части ошибок, которые принципиально не могут быть исправлены в устройстве-прототипе. Для дальнейшего пояснения будем использовать геометрическое представление сигналов, В этом случае все пары троичных символов, а также принятую пару символов

Х =(X> Xz) представим в виде точек в двумерном Евклидовом пространстве. На фиг. Зб приведено геометрическое представление разрешенных пар троичных символов для состояния "+1", причем под координатой Х> подразумевается значечие первого символа, а под Xz — значение второго символа. При регенерации с посимвольным жестким решением (устройство-прототип) когда решение о переданном символе принимается при сравнении принятого символа с порогами +0,5Uo, области правильного решения для каждой из разрешенных пар символов показаны на фиг. 3а. Если принятая пара цель достигается без использования аналого-цифровых преобразователей, что существенно сокращает время обработки сигнала и позволяет использовать предлагаемое устройство в высокоскоростных цифровых системах передачи информации. 19 ил., 2 табл, символов Х = (Х1 Xz) попадает в область правильного решения некоторой разрешенной комбинации, то соответствующая пара символов считается переданной, В против5 ном случае сигнал попадает в область обнаружения ошибок и ошибка регистрируется, но не исправляется, В заявляемом устройстве (см. фиг. Зб) области правильного решения расширены за счет устранения области

10 обнаружения ошибок, что в свою очередь приводит к повышению помехоустойчивости, Пусть кодер находится в состоянии "+1" и передается пара символов (-1 О), Пусть в результате воздействия помехи, на вход ре15 генератора поступает пара отсчетов Х = (0.8 — 0.65); В устройстве-прототипе эта пара символов будет восстановлена как (-1 -1) (так как Х> и Xz меньше порога -0,5) и ошибка будет обнаружена, В заявляемом устройст20 ве вектор Х = (-0.8 — 0.65) принадлежит области правильного решения вектора (-1 О), поэтому ошибка будет исправлена. Аналогично устройство работает и в состоянии

"-1" (cM. фиг, 3 в, г).

Как следует из вышеизложенного, а также из фиг, Зб и фиг. Зг, алгоритм принятия решения о переданной паре символов(определения области, в которую попадает

30 принятый вектор Х = (Х Xz) может быть представлен в виде следующих таблиц:

1800648

Хг >0,5

В этих таблицах использованы следующие обозначения: 1 — вы пол н ение соответствующего условия; Π— невыполнение условия; * — данное условие не влияет на принятые решения.

Алгоритм работы устройства проиллюстрируем на вышеприведенном примере:

Пусть кодер находится в состоянии

"+1", на вход кодера подается двоичная комбинация (1 О), которая преобразуется в линейный сигнал вида (-1 О), Пусть в результате помехи, сигнал на входе устройства равен Х = (-0,8; -0.65), B устройстве прОтотипа этот сигнал будет воспроизведен как (-1 -1) и после преобразования в двоичный сигнал вида (1 1) ошибка будет обнаружена.

B заявляемом устройстве проверяются следующие условия (см. табл. 1);

Х1 > -0,5 Хг >-0,5

О О

X1 — X2 > -1 Х1 — XZ >0

О О

Комбинация вида (О О О 1 О), по минимуму Хемингова расстояния, соответствует 3ей строке Табл, 1, следовательно принимается решение о передаче комбинации (-1 О), которая на выходе заявляемого устройства будет восстановлена как исходная двоичная комбинация (1 О), то есть ошибка будет исправлена.

Таким образом, заявляемое устройство позволяет исправить те ошибки, которые принципиально не могут быть исправлены в устройстве-прототипе, Поскольку разбиение на области правильного решения являетСя полным, то помехоустойчивость заявляемого устройства является предельной. Это подтверждает и расчет вероятности ошибки. Например, вероятность правильного решения для комбинации (О—

1); — при посимвольном жестком решении (устройство-п рототип):

-,5 О.5

РО-1 (С) = f J f(X1, Х2)с1Х2 бХ1 (1) — 00 — 0,5 — в заявляемом устройстве — 0,5 +00

Ро-1 (С) = f f f(X1, Х2) dXZ dX 1 (2) — 0o Х1 где Х« -0,5, f(X1 Хг) — совместная плотность распределения помехи и переданного сигнала.

Из анализа (1) и (2) следует, что всегда выполняется условие:

Р0-1 (С) > РО-1* (C) (3) что также служит доказательством поставленной цели.

Таким образом, в заявляемом устройстве исправляются те ошибки, которые принципиально не могут быть исправлены в устройстве-прототипе. Это приводит к повышению помехоустойчивости регенерации до предельно-достижимой, причем повышение помехоустойчивости достигается без расширения полосы частот линейноГО сиГ нала.

На фиг. 1 приведена структурная схема предлагаемого устройства; на фиг. 2 — эпюры напряжений, иллюстрирующие работу предлагаемого устройства; на фиг. 3 — геометрическое представление сигналов для устройства прототипа и предлагаемого устройства; на фиг. 4 (а, б) — схемы реализации блока управления и эпюры напряжений, поясняющие его работу; на фиг. 5 — схема реализации блока аналоговой памяти; на фиг, 6 — схема реализации источника опорного напряжения; на фиг. 7 — схема реализации дешифратора; на фиг, 8 — схема реализации блока коммутации; на фиг. 9— схема реализации формирователя двоичноГО сиГналд.

Предлагаемое устройство содержит (см. фиг, 1) выпрямитель 1 (В), выделитель такто40 вой частоты 2 (ВТЧ). блок 3 аналоговой памяти (БАП), блок 4 управления (БУ), источник

5 опорного напряжения (ИОН), блок 6 вычитания (БВ), первый 7 (ПБ1), второй 8 (ПБ2), третий 9 (ПБЗ), четвертый 10(ПБ4), пятый 11

45 (ПБ5) пороговые блоки, формирователь 12 стробирующих импульсов (ФСИ), дешифратор 13 (ДШ), первый 14, второй 15 элементы

НЕ, формирователь 16 двоичного сигнала (ФДС), блок 17 коммутации (БК), причем первые входы блока аналоговой памяти 3 и источника опорных напряжений 5 объединены между собой и подключены ко входу выпрямителя 1, выход выделителя тактовой частоты 2 соединен с первым входом блока управления 4, первый выход которого соединен со входом формирователя стробирующих импульсов 12 и со вторым входом блока аналоговой памяти 3, второй выход блока управления 4 соединен с третьим входом блока аналоговой памяти 3, первый вы1800648

15 выходы дешифратора 13 соединены с соответствующими информационными входами 20

55 ход которого соединен с первыми входами вычитателя 6 и третьего порогового блока 9, второй выход блока аналоговой памяти 3 соединен со вторым входом вычитателя 6, первым входом четвертого порогового блока 10, и третьим входом первого порогового блока 7, третий выход источника опорного напряжения 5 соединен со вторыми входами третьего 9 и четвертого 10 пороговых блоков, выход вычитателя 6 подключен к третьему входу второго порогового блока 8 и первому входу пятого порогового блока

11, второй вход которого соединен с шиной лог, "0", выходы первого 7, второго 8, третьего 9, четвертого 10, пятого 11 пороговых блоков подключены к соответствующим информационным входам дешифратора 13, первый, второй, третий, четвертый и пятый формирователя двоичных сигналов 16, шестой выход дешифратора 13 соединен с соответствующим информационным входом формирователя двоичных сигналов 16 и с первым входом блока коммутации 17, седьмой и восьмой выходы дешифратора 13 соединены соответственно со вторым и третьим входами блока коммутации 17, девятый и десятый выходы дешифратора 13 через гервый и второй элементы НЕ соединены соответственно с четвертым и пятым входами блока коммутации 17, третьи входы третьего 9, четвертого 10 и пятого 11 пороговых блоков, первый управляющий вход формирователя двоичных сигналов 16 и второй вход блока управления 4 объединены между собой и подключены к выходу формирователя стробирующих импульсов 12, первый выход блока коммутации 17 соединен со вторым управляющим входом формирователя двоичных сигналов 16, первым управляющим входом дешифратора 13, третьим входом блока управления 4 и четвертым входом блока аналоговой памяти 3, второй выход блока коммутации 17 соединен с третьим управляющим входом формирователя двоичных сигналов 16, вторым управляющим входом дешифратора 13, четвертым входом блока управления 4 и пятым входом блока аналоговой памяти 3, третий и четвертый выходы блока коммутации 17 соединены соответственно с третьим и четвертым входами источника опорных напряжений 5, дешифратора 13 и со вторым и третьим входами источника опорных напряжений 5, выход формирователя двоичных 16 сигналов является выходом устройства.

Устройство работает следующим образом. Пусть на передающей стороне передавалась комбинация вида 00001 — 10001 — 11 — 1

50 (см. фиг. 2) с тактовой частотой fp. Пусть на входе устройства переданной комбинации соответствует сигнал, представленный на фиг, 2а, Для более наглядного представления процесса исправления ошибок в заявляемом устройстве помеха в линейном тракте выбирается такой, что переданный 12-ый символ ("0") в устройстве-прототипе будет восстановлен с ошибкой, которая исправляется в заявляемом устройстве.

Работу заявляемого устройства можно разбить на 2 этапа: а) 1-ый этап (очень короткий) — регенерация с посимвольным жестким решением; б) 2-ой этап (основной) — регенерация по максимуму правдоподобия, Такое разбиение необходимо по той причине, что на приемном конце, в начальный момент времени не известно состояние кодирующего устройства, а следовательно не известно по какому алгоритму (фиг. Зб или фиг. Зг) принимать решение о переданных символах, Поэтому на первом этапе, до поступления первого символа, отличного от нуля (+1 или -1) устройство работает как обычный регенератор с посимвольным жестким решением, После прихода первого значащего символа (+1 или -1), устройство устанавливается в соответствующее состояние и начинает работать по максимуму правдоподобия (в соответствии с Табл. 1 или

Табл. 2), Входной сигнал (см. фиг, 2а) поступает на вход блока аналоговой памяти 3 и, через выпрямитель 1, на вход выделителя тактовой частоты 2, на выходе которого формируется сигнал с тактовой частотой fo, представленный на фиг. 2б. Принцип работы и реализация выпрямителя 1 и выделителя тактовой частоты 2 известны и являются такими же, как в устройстве-прототипе.

Входной сигнал (см, фиг. 2а) поступает на информационный вход источника опорных напряжений 5, принцип работы которого известен и заключается в следующем; в зависимости от входного сигнала, на его входах формируются пороговые напряжения, необходимые для принятия решения о переданных символах.

Поскольку в начальный момент времени неизвестно состояние кодирующего устройства ("+1" или "-1"), то до прихода символа отличного от нуля (+1 или -1) устройство работает как обычный регенератор с посимвольным жестким решением. В этом случае на первый управляющий вход блока аналоговой памяти 3 поступает единичный уровень (см. фиг, 2и); который длится до тех пор, пока входной символ не превысит по абсолютной величине один из порогов; +0,5 0О

1800648

10 или -0,5 U<. На второй управляющий вход блока аналоговой памяти 3 поступает нулевой уровень такой же длительности (см. фиг.

2к). На третий и четвертый управляющие входы блока аналоговой памяти 3, с соответ- . 5 ствующих выходов блока управления 4, поступают управляющие сигналы тактовой частоты f< и импульсы сброса аналоговых ключей, эпюры которых показаны в первых пяти тактах фиг. 2д и фиг, 2е соответственно. Принцип работы блока управления 4 заключается в следующем: в зависимости от этапа (с посимвольным жестким решением или по максимуму правдоподобия) на его выходах формируется сигнал тактовой частоты и сигнал сброса, причем частота этих сигналов равна fo или fo/2, Реализация блока управления 4 известна и приведена на фиг. 4а, на фиг, 4б приведены эпюры напряжений, поясняющие работу блока управления 4.

Принцип работы блока аналоговой памяти 3 (фиг. 5) заключается в следующем: максимальное значение входного сигнала запоминается до конца временного интервала, определяемого управляющими сигналами, В начальный момент времени(до прихода первого символа, отличного от нуля) сигналы на первом (фиг. 2в) и втором (фиг, 2г) выходах блока аналоговой памяти 3 одинаковы. Эти сигналы поступают на информационные входы первого 7 и третьего 9 пороговых блоков, на вторые входы которых с соответствующих выходов источника опорных напряжений 5, поступают пороговые напряжения+0,5 Uo и -0,5 Uo соответственно. На управляющие входы первого 7 и третьего 9 пороговых блоков поступает стробирующий сигнал с частотой f, с выхода формирователя стробирующих импульсов

12 (фиг. 2ж), Принцип работы пороговых блоков 7 и 9 заключается в следующем: в момент времени, определяемые стробирующим сигналом, происходит сравнение входного сигнала с пороговым напряжением.

Если входной сигнал по абсолютной величине превышает пороговое напряжение, то на выходе формируется сигнал логической единицы "1", в противном случае. на выходе порогового блока формируется сигнал логического нуля "0".

Если на выходе первого 7 (третьего 9) порогового блока будет зафиксирован сигнал логической единицы, на шестом выходе дешифратора 13 будет сформирован сигнал логического нуля, который поступает на первый вход блока коммутации 17 и переводит все устройство в режим регенерации по максимуму правдоподобия, При этом, на де10

55 сятом (восьмом) выходе дешифратора 13 также формируется сигнал логической единицы, который через элемент НЕ поступает на шестой (четвертый) вход блока коммутации 17. С получением этого сигнала блок коммутации 17 переключает все устройство в состояние "+1" ("-1").

На втором этапе (в режиме работы по максимуму правдоподобия) на первый управляющий вход блока аналоговой памяти 3 поступает уровень логического нуля (см. фиг. 2и), а на второй управляющий вход блока аналоговой памяти 3 поступает уровень логической "1" (см. фиг. 2к). На третий и четвертый управляющие входы блока аналоговой памяти 3 с соответствующих выходов блока управления 4, поступают управляющие сигналы тактовой частоты fo и импульсы аналоговых ключей (см. фиг, 2д, 2е). Таким образом, на первом выходе блока аналоговой памяти 3 формируется сигнал, соответствующий координате Х1. а на втором выходе — координате Xz. Сигналы хранятся до конца второго тактового интервала, после чего снова начинае Гся запоминание сигналов, соответствующих координатам Х1 и

Xg. С выходов блока аналоговой памяти 3 сигналы поступают на соответствующие входы блока вычитания 6 и на первый 7, второй 8 и третий 9 пороговые блоки. С выхода блока вычитания 6, сигнал поступает на первые входы четвертого 10 и пятого 11 пороговых блоков. В блоке вычитания 6 осуществляется операция вычитания X> — Xz, результат которой необходим для принятия решения о переданных символах (см. табл.

1и2), На вторые входы первого 7, второго 8 и четвертого 10 пороговых блоков поступают пороговые напряжения с соответствующих выходов источника опорных напряжений 5.

Принцип работы источника опорных напряжений 5 заключается в следующем: в зависимости От входнОГО сиГнала и От сОстОяния кодирующего устройства ("+1" или "-1") на выходах источнмка опорных напряжений формируются пороговые напряжения, необходимые для принятия решения (см. табл. 1 и 2). Так, например, в состоянии "+1" ("-1") на первом выходе источника опорных напряжений 5 формируется пороговое напряжение: -0,5 Uo (+0,5 0,), на втором выходе—

+0,5 Ио); на третьем выходе — -U. (+ U.), где

U0 — максимальное значение входного сигнала. В качестве нулевого порогового напряжения, используется "Земляной" потенциал, который подается на второй вход пятого 11 порогового блока, Реализация источника опорных напряжений 5 приведена на фиг. 6.

1800648

Установка состояния кодирующего устройства ("+1" или "-1") осуществляется по управляющим сигналам, которые поступают на второй и третий входы источника опор н ых нап ряжений 5.

В момент времени, определяемые стробирующими импульсами (фиг, 2ж), во всех пороговых блоках происходит сравнение входных сигналов (Х1, X2, X> — Xz) с пороговыми напряжениями, Принцип работы всех пороговых блоков заключается в следующем: если входной сигнал больше порогового напряжения, то на выходе формируется сигнал логической единицы, в противном случае — нуля.

С выходов пороговых блоков 7 — 11, сигналы поступают на соответствующие входы дешифратора 13, принцип работы которого известен и полностью определяется Табл, 1 и Табл. 2. В зависимости от входных символов и от состояния кодирующего устройства ("+1" или "-1") на одном из выходов дешифратора 13 появляется сигнал логической единицы, Причем проявление логической единицы на одном из первых 4-х выходов свидетельствует о регенерации одной из четырех разрешенных комбинаций (см. табл.

1 и 2). Появление же сигнала на пятом или шестом выходе дешифратора 13 говорит о том, что устройство работает в 1-ом режиме (с посимвольным жестким решением).

Управляющие сигналы, необходимые для задания дешифратору 13 состояния кодирующего устройства ("+1" или "-1") и режима работы, поступают на управляющие входы дешифратора 13 с соответствующих выходов блока коммутации 17.

С первых шести выходов дешифратора

13 сигналы поступают на соответствующие информационные входы формирователя двоичных сигналов 16, на управляющие входы которого поступают также сигналы с выхода формирователя стробирующих импульсов 12 (см, фиг, 2ж) и с первых двух выходов блока коммутации 17 (см, фиг. 2и, к), На первый, третий и пятый входы блока коммутации 17 сигналы непосредственно поступают соответственно, с шестого, седьмого и девятого выходов дешифратора 13, а на четвертый и шестой входы блока коммутации 17 сигналы поступают соответственНО С ВОСЬМОГО И ДЕСЯтоГО ВЫХОДОВ дешифратора 13 через первый 14 и второй

15 инверторы.

Принцип работы блока коммутации 17 (фиг. 8) заключается в том, что в блоке коммутации 17 задаются режимы работы устройства и фиксируется последний символ, отличный от нуля (+1 или -1), в соответствии с этим принимается решение о состоянии

55 кодирующего устройства ("+1" или "-1") и вырабатываются управляющие импульсы (см, фиг. 2 и, к, л, м), необходимые для работы заявляемого устройства.

Принцип работы формирователя двоичных сигналов 16 (фиг. 9) заключается в том, что из сигналов, поступивших с выхода дешифратора 13 формируется выходной восстановленный сигнал (см, фиг, 2н), соответствующий исходному двоичному сигналу.

Таким образом, как следует из анализа работы заявляемого устройства, предложенное устройство служит достижению поставленной цели — повышению помехоустойчивости регенерации. При этом поставленная цель достигается без введения дополнительных проверочных символов, т, е, расширения полосы частот линейного сигнала, Несомненным достоинством заявляемого устройства является то, что поставленная цель достигается без использования аналого-цифровых преобразователей поэтому изобретение может быть использовано и в высокоскоростных цифровых системах передачи информации, Расчет помехоустойчивости предложенного устройства показал, что его использование в цифровых линейных трактах позволяет получить дополнительный энергетический выигрыш порядка 2,5 — 3 дБ, что позволит существенно улучшить техникоэкономические параметры существующих цифровых систем передачи информации.

Формула изобретения

Устройство регенерации трехуровневого биполярного сигнала, содержащее выпрямитель, вход которого является входом устройства, выход выпрямителя соединен с входом выделителя тактовой частоты, формирователь стробирующих импульсов, выход которого соединен с первыми входами первого и второго пороговых блоков, источник опорных напряжений, первый и второй выходы которого соединены с вторыми входами соответственно первого и второго пороговых блоков, вычитатель, первый и второй элементы НЕ, о т л и ч а ю щ е е с я тем, что, с целью повышения помехоустойчивости устройства, в него введены блок аналоговой памяти, блок управления, третий, четвертый и пятый пороговые блоки, дешифратор, формирователь двоичного сигнала, блок коммутации, первые входы блока аналоговой памяти и источника опорных напряжений объединены между собой и подключены к входу выпрямителя, выход выделителя тактовой частоты соединен с первым входом блока управления, первый выход которого соединен с входом форми1800648

35

45

55 рователя стробирующих импульсов и с вторым входом блока аналоговой памяти, второй выход блока управления соединен с третьим входом блока аналоговой памяти, первый выход которого соединен с первыми входами вычитателя и третьего порогового блока, второй выход блока аналоговой памяти соединен с вторым входом вычитателя, первым входом четвертого порогового блока и третьим входом первого порогового блока, третий выход источника опорного напряжения соединен с вторыми входами третьего и четвертого пороговых блоков, выход вычитателя подключен к третьему входу второго порогового блока и первому входу пятого порогового блока, второй вход которого соединен с шиной "Лог. 0", выходы первого, второго, третьего, четвертого и пятого пороговых блоков подключены к соответствующим информационным входам дешифратора, первый, второй, третий, четвертый и пятый выходы дешифратора соединены с соответствующими информационными входами формирователя двоичных сигналов, шестой выход дешифратора соединен с соответствующим информационным входом формирователя двоичных сигналов и с первым входом блока коммутации, седьмой и восьмой выходы дешифратора соединены соответственно с вторым и третьим входами блока коммутации, девятый и десятый выходы дешифратора через первый и второй элементы

НЕ соединены соответственно с четвертым и пятым входами блока коммутации, третьи входы третьего, четвертого и пятого пороговых блоков, первый управляющий вход формирователя двоичных сигналов и второй вход блока управления объединены между собой и подключены к выходу формировате10 ля стробирующих импульсов, первый выход блока коммутации соединен с вторым управляющим входом формирователя двоичных сигналов, первым управляющим входом дешифратора, третьим входом бло15 ка управления и четвертым входом блока аналоговой памяти, второй выход блока коммутации соединен с третьим управляющим входом формирователя двоичных сигналов, вторым управляющим входом

20 дешифратора, четвертым входом блока управления и пятым входом блока аналоговой памяти, третий и четвертый выходы блока коммутации соединены соответственно с третьим и четвертым входами источника

25 опорных напряжений дешифратора и с вторым и третьим входами источника опорных напряжений дешифратора и с вторым и третьим входами источника опорных напряжений, выход формирователя двоичных сиг30 налов является выходом устройства.

1800648

Этим) 1 . ЗТРП2

0 0 0 Î!1 1 Î 1 ÎI1!Î! ÎIPl 1!1 р l o > 0 l O,q 10 1 < P I q I p I p I p 1 .

1 = = 1 / (- 1 л ч.л йп!

1 I1!

1-1 l

Ф !

1 !

I х

< х, (О;

С о .,ка сам

1800648, (-1.1) C 1Ч роняя ок

1800648

Фиг. 4а

1800648 ИЧ

180064о

1800648

И)1

EK !

1800648

Составитель Г.Манукян

Техред M.Ìîðãåíòàë Корректор Н,Милюкова

Редактор Т,Федотов

Производственно-издательский комбинат "Патент", г. Ужгород, ул.Гагарина, 101

Заказ 1175 Тираж Подписное

ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР

113035, Москва, Ж-35, Раушская наб., 4/5