Устройство для умножения матриц

 

Изобретение относится к вычислительной технике и может быть использовано при построении специализированных вычислительных систем, функционирующих в реальном времени. Целью изобретения является расширение функциональных возможностей за счет умножения трех матриц. Устройство для умножения матриц содержит N вычислительных модулей первого типа, (2N-2) триггеров, блок управления , N мультиплексоров, N вычислительных модулей второго типа. Умножение трех матриц в устройстве осуществляется в естественном порядке ввода исходных матриц и вывода результатов , т. е. по строкам и по столбцам на основании выражения F С х D, где D А х В , где А - матрица порядка М х К , В/ - матрица порядка К х М, D - промежу-; точная матрица.; 2 з.п. ф., 6 ил

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК (51)5 G 06 F 15/347

ГОСУДАРСТВЕННОЕ ПАТЕНТНОЕ

ВЕДОМСТВО СССР (ГОСПАТЕНТ СССР) ОПИСАНИЕ ИЗОБРЕТЕН

К ПАТЕ НТУ

1 (21) 4916865/24 (22) 05.03.91 (46) 07,03.93.. Бюл, М 9 (71) Киевский политехнический институт (72) Р. Выжиковский (Рп), Ю, С. Каневский, М. К, Клименко, С. Г. Овраменко и Юн Сен

Чер (КНДР) (73) Киевский политехнический институт (56) 1, Джауадиш Х. Д„Рао С. С„Кайлат Т.

Матричные. структуры для реализации итерационных алгоритмов. ТИИЭР, Т. 75, сентябрь 1987.

2. Авторское свидетельство СССР

М 1705836, кл. G 06 F. 15/347, 1992. (54) УСТРОЙСТВО ДЛЯ УМНОЖЕНИЯ МАТРИЦ (57) Изобретение относится к вычислительной технике и мажет быть использовано при

Изобретение относится к автоматике и вычислительной технике и может быть использовано при построении специализированных, в том числе и систолических устройств, предназначенных для выполнения операций над матрицами.

Цель изобретения — расширение функциональных возможностей за счет умножения трех матриц.

На фиг, 1 представлена функциональная схема устройства для умножения матриц; на фиг. 2 — функциональная схема вычислительного модуля первого типа„на .фиг. 3 — функциональная схема вычислительного модуля второго типа; на фиг, 4— функциональная схема блоков регистров; на фиг. 5 — схема блока управления;.на фиг.

БЫ,, 1801224 А3 построений специализированных вычислительных систем, функционирующих в реальном времени. Целью изобретения является расширение функциональных возможностей за счет умножения трех матриц, Устройство для умножения матриц содержит N вычислительных модулей первого типа, (2N-2) триггеров, блок управления, N мультиплексоров, N вычислительных модулей второго типа, Умножение трех матриц в устройстве осуществляется в естественном йорядке ввода исходных матриц и вывода результатов, т. е. по строкам и по столбцам на основании выражения F = С х О, где 0 =

А х В, где А †матри порядка М х К,  — матрица порядка К х М, D — промежу-, точная матрица.; 2 з.п. ф., 6 ил.

6 — временная диаграмма сигналов, управляющих работой вычислительных модулей.

Устройство для умножения матриц (фиг.

1) содержит N вычислительных модулей 1 первого типа, (2N-2) триггеров 2, блок 3 управления, N мультиплексоров 4, N вычислительных модулей 5 вторрго типа

Вычислительный модуль 1 i первого типа 1 ) (! = 1,N) содержит триггер 6, умножитель 7, фь, регистр 8, мультиплексор 9, регистры 10—

12, сумматор 13, блок 14 регистров, триггеры 15 — 17 (фиг. 2).

Вычислительный модуль 5л второго типа (i = 1,N) содержит регистр 18, блок 19 регистров, умножитель 20, мультиплексор

21, регистры 22, 23, сумматор 24, регистр 25 (фиг. 3).

1801224

Блоки регистров 14 и 19 (фиг. 4) содержат N последовательно соединенных регистров 26.l.

Блок 3 управления (фиг, 5) содержит счетчики 27, 28 и регистры 29. 30.

При реализации процедуры умножения матриц устройства вычисляет выражение;

F=CxD, причем

D =Ax В, где А — матрица А порядка М х К;

 — матрица В порядка К х М:

0 — промежуточная матрица, получен. ная в результате умножения матриц А х В, элементы которой вычисляются согласно выражению а1 — — аикьц, ц = 1,М;

С вЂ” матрица С порядка М х К;

F — результирующая матрица, элементы которой получаются следующим образом;

fI) — eim dmj

М=1

Рассмотрим работу устройства. Для простоты описания и без потери общности положим N = 3. Условимся,.что прием информации в триггеры и регистры происходит по переднему фронту синхроимпульса, т. е. в начале такта, Будем рассматривать случай квадратных матриц К = М, Количество регистров в блоках регистров 14 и 19 будет N. В данном устройстве будет три регистра. Все регистры внутри блоков регистров соединены последовательно и информация переда-. ется с входного регистра в последующий. . При подаче активного управляющего сигнала на первый управляющий вход вычислительных модулей 1.i и 5.l происходит разрешение записи информации в регистры

8 и 22, а мультиплексоры 9 и 21 производят передачу информации с первого входа на его выход. Активный сигнал поступает через каждые два такта на третий. Условимся также, что на первый информационнйй вход устройства элементы матрицы А подаются по столбцам, на второй информационный вход устройства элементы .матрицы  — по строкам, на третий информационный вход устройства элементы матрицы С вЂ” по строкам.

В первом такте на входы умножителя

7.1 поступают элементы а11 и Ь11, умножаются и результат a>, пройдя через сумматор 13.1. записывается в блок регистров 14,1, Элемент a 1 записывается в регистр 8.1, а Ь11 — в регистр 11.1.

Во втором такте с выхода умножителя

7.1 выдается произведение a21b21 и, пройдя через сумматор 13.1, записывается в блок регистров 14.1. Элемент ay< поступает на первый вход мультиплексора 9.1 и, пройдя его, записывается в регистр 10;1, а Ь|г записывается в регистр 11.1. с выхода которого

Ь11 перепишется в регистр 12.1.

В третьем такте в вычислител ьном модуле 1,1 с выхода умножителя 7.1 выдается . a31b13M, пройдя сумматор 13.1, записывается в блок регистров 14,1,-Элемент аз1, пройдя

"5 через мультиплексор 9.1, записывается в ре-. гистр 10,1, а элемент Ь з — в регистр 11.1, с выхода которого Ьи переписывается в ре- гистр 12.1. В это же время в вычислительном модуле 1.2 на входы умножителя 7.2 поступают элементы а21 и Ь11, где умножаются, и произведение -a2< b«, пройдя сумматор

13.2, записывается в блок регистров 14.2, элемент az> записывается в регистр 8.2, а элемент Ь11 — в регистр 11.2.

В четвертом такте в вычислительном модуле 1.1 с выхода умножителя 7.1 выдается а21Ь21 и поступает на первый вход сумматора 13,1,. на второй вход с выхода блока регистров 14,1 поступает а11Ь11 и сумма а11Ь11+

+ a12b21 снова записывается в блок регистюров 14,1. Элемент a>z записывается в регистр 8,1, а элемент b21 — в регистр 11,1, с выхода которого Ь1з переписывается в регистр 12.1, В это же время в.вычислительном ,3- > . модуле 1.2 на входы умножителя 7.2 поступают элементы аз1 и Ь1р, где умножается и произведение аз Ьа пройдя сумматор 13.2 записывается в блок регистров 14.2, Элемент аз1 пройдя мультиплексор 9.2, записы/

40 вается в регистр 10.2, элемент b

В пятом такте в вычислительном модуле

1.1 с выхода умножителя 7.1 выдается a22b22

45 и поступает в сумматор 13 1, на второй вход с выхода блока регистров 14.1 поступает агФа и сумма (а Ь12 + алЬгг) снова записывается в блок регистров 14.1, Элемент azz записывается в регистр 10,1, а элемент biz

50 — в регистр 11.1, с выхода которого bzi переписывается в регистр 12.1, B вычислительном модуле.1.2 на входы умножителя 7.2 поступают элементы а11 и Ь1з, где умножаются, и произведение а11Ь з, пройдя сумма,55 тор 13;2, записывается в блок регистров

14,2. Элемент а11,пройдя мультиплексор 9.2, записывается в регистр 10.2, элемент big— в регистр 11,2, с выхода которого b1y переписывается в регистр 12.2. В вычислительном модуле 1.3 с выхода умножителя 7.3

1801224 выдается произведение аз> Ь 1 и, пРойдя и постУпает на первый вход мультиплексора сумматор 13.3, записывается в блок реги- 4.1, передается на его выход и записывается стров 14.3. Элемент a3i записывается в ре- в блок регистров 19.1. Элемент абаз записыгистр 8.3, а элемент Ь ii — в регистр 11,3, вается в регистр 10.1, а элемент baz — в

В шестом такте в вычислительном моду- 5 регистр 11.1, с выхода которого bai перепиле 1.1 с выхода умножителя 7.1 выдается сывается в регистр 12,1. В вычислительном

aaz bzg и поступает в сумматор 13.1, на модуле 1.2 с выхода умножителя 7.2 проиэвторой вход с выхода блока регистров ведение аи bza поступает в сумматор 13.2, 14.1 поступает аз1 Ь1з и сумма (аз1Ь1з+ с выхода которого а Ь|з+ ацЬзз эаписыва+ a3zb23) снова записывается в блок реги- 10 ется в блок регистров 14.2, Элемент àö, стров 14.1. Элемент аз2 записывается в записывается в регистр 10,2, элемент ЬЯз— регистр 10.1, а элемент Ь2з — в регистр в регистр 11.2, с выхода которого Ьрг пере11.1, с выхода которого bzz переписывается писывается в регистр 12.3. В вычислительв регистр 12;1, В вычислительном модуле ном модуле 1.3 с выхода умножителя 7.3

1,2 на входы умножителя 7.2 поступают эле- 15 выдается произведение аз Ь и поступает в менты а22 и Ь21 где умножаются, и произве- сумматор 13.3, с выхода которого выдается дение а bz> поступает в сумматор 13,2, сумма(аз Ь1 +азрЬ ) и записывается в блок где суммируется с а21 b>i и сумма (az1b t+ регистров 14.3. Элемент аз2 записывается в

+ а22Ь21) записывается в блок регистров регистр 8,3, а элемент Ь21 — в регистр 11.3, с

14.2. Элемент а22 записывается в регистр 20 выхода которого b13 переписывается в ре8.2, элемент bz —. в регистр 11,2, с выхода гистр 12.3. которого Ь з переписывается в регистр 12.2. В девятом такте в вычислительном моВ вычислительном модуле с выхода умножи- дуле 1.1 с выхода умножителя 7.1 выдается теля 7.3 выдается произведение a11b1z и, аззЬззв регистр12.3. пройдя сумматор 13.3..записывается в блок 25 В девятом такте в вычислительном морегистров 14.3, Элемент а записывается в дуле 1.1 с выхода умножителя 7,1 выдается регистр 10.3, аэлементЬ вЂ” в регистр11.3, азз Ьзз и поступает в сумматор 13.1, с выс выхода которого Ьц переписывается в ре- .хода которого аз Ь з+ азгЬгз+ аззЬзз = дзз, гистр,1 2.3. пройдя мультиплексор 4.1, записывается в

В седьмом такте в вычислительном мо- 30 блок регистров 19;1. Элемент азз эаписывадуле 1.1 с выхода умножителя 7,1 выдается ется в регистр 10.1, а элемент Ьзз — в регистр а1зЬз1и поступает в сумматор 13,1, с выхода 11.1, с выхода которого biz переписывается которого а11Ь13 + а12Ь21+ а13Ь31 = б1) выда- в регистр 12,1, В вычислительном модуле 1.2 ется на третий информационный выход и с выхода умножителя 7.2 произведение поступает на первый вход мультиплексора 35 а зЬз поступает в сумматор 13,2, с выхода

4.1, передается на его выход и записывается которого выдается az>b>t. + azzbz> + а зЬз = в блок регистров 19.1, Элемент а з записы- dzi и, пройдя мультиплексор 4.2, записывавается в регистр 8.1., а элемент ba1 — в ре- ется в блок регистров 14,2. Элемент azz, гистр 11.1, с выхода которого b23 записывается в регистр 8,2, элемент be1 — в . переписывается в регистр 12.1. В вычисли- 40 регистр t1.2, с выхода которого Ьгз перепительноммодуле1.2свыходаумножителя7.2 сывается s регистр 12.2. В вычислительном произведение aaz bzz поступает в сумма- модуле 1.3 с выхода умножителя 7.3 выдаеттор 13.2, с выхода которого (aaz + aazbzz) ся произведение anbzz и поступает в суммаэаписывается в блок регистров 14.2. Эле- тор 13.3, с выхода которого выдается сумма мент agz записывается в регистр 10.2, эле- 45 а11Ьи + a)zbzz и записывается в блок регимент bzz — в регистр 11,2, с выхода которого строе 14.3. Элемент aiz записывается в реЬ 1 переписывается в регистр 12.2. В вычис- гистр 10.3, а элемент Ьд — в регистр 11.3, с лительном модуле 1.3 с выхода умножителя выхода которого bzt переписывается в ре7.3 выдается произведение az1 Ь з и, прой- гистр 12.3, дя сумматор 13.3, записывается в блок реги- 50 В десятом такте в вычислительном мостров 14;3. Элемент az> записывается в дуле1.1ýëåìeíòЬззcðåãèñòða11.1перепирегистр 103, а элемент Ь з — в регистр 11.3, . сывается в регистр 12.1, На входы с выхода которого b

В восьмом такте в вычислительном мо - 55 на входы умножителя 20.1 поступают эледуле 1 1 с выхода умножителя 7.1 выдается менты с11 и d11, где умножаются,и произвеа23 b32 и поступает в сумматор 13.1, с вы- дение С11 d11, пройдя сумматор 24.1, хода которого azib z+ azzbzz+ azabaz = dzz записывается в регистр 25,1, Элемент с11 выдаетсянатретийинформационныйвыход записывается в регистр 22.1, а элемент dl>

1801224 с выхода блока регистров 19.1, поступая на второй вход умножителя 20.1, одновременно через второй вход. мультиплексора 4.1 снова поступает в блок регистров 19.1. В вычислительном модуле 1.2 с выхода умножителя 7.2 произведение а33Ь32 поступает в сумматор 13,2; с выхода которого выдается а31Ь13+ а32Ь22 + аззЬ32 = озг и, пройдя муль" типлексор 4.2, записывается в блок регистров 19.2, Элемент а33 записывается в регистр 10.2, элемент b3z — в регистр 11.2, с выхода которого b31 переписывается в регистр 12.2, В вычислительном модуле 1.3 с выхода умножителя 7.3 выдается произведение агг Ьгз и поступает в сумматор 13.3, с выхода которого выдается сумма (а21Ь1з+

+аггЬгз) и записывается в блок регистров

14.3. Элемент azz записывается в регистр

10.3, а элемент bz3 — в регистр 11.3, с выхода которого bzz переписывается в регистр 12.3.

В одиннадцатом такте в вычислительном модуле 5,1 с выхода умножителя 20.1 поступает с12022 и, пройдя сумматор 24,1, записывается в регистр 25.1, с выхода которого с11 d11 переписывается в регистр

18.1. Элемент с1г, пройдя сумматор 211, записывается в регистр 23,1, а элемент bzz, пройдя мультиплексор 4.1, записывается в блок регистров 19.1. В вычислительном модуле 1.2 с выхода умножителя 7,2 произведение а13 Ь33 поступает в сумматор 13.2, с выхода которого выдается. a11b13 + а12Ь23 +

+ а13Ь33 = d13 и, пройдя мультиплексор 4.2, записывается в блок регистров 19.2. Элемент а13 записывается в регистр 10.2, а элемент Ьзз — в регистр 11.2, с выхода которого

Ьзг переписывается в регистр 12.2. В вычислительном модуле 1,3 с выхода умножителя

7.3 выдается произведение азз Ь31и поступает в сумматор 13.3, с выхода которого выдается сумма а31Ь11+ a32b21+ аззЬ31= 031 и записывается в блок регистров 19.3. Элемент азз записывается в регистр 8.3, а элемент Ьз1.— в регистр 11,3, с выхода которого

Ьгг переписывается в регистр 12.3, В двенадцатом такте в вычислительном модуле 5.1 с выхода умножителя 20.1 поступает произведение c13d33 и, пройдя сумматор 24.1, записывается. в регистр 25.1, с выхода которого ñ1ãdzz переписывается в регистр 18,1. Элемент с13, пройдя мультиплексор 21.1, записывается в регистр 23,1, а элемент бзз, пройдя мультиплексор 4.1, записывается в блок регистров 19.1. Элемент d33 с выхода регистра 11.2 переписывается в регистр 12.2. В вычислительном модуле 5.2 с выхода умножителя 20.2 произведение а1гЬ21 поступает в сумматор 24.2, с выхода которого выдается (c11d11+ с12021) и

55 вычислительном модуле 5.3 с выхода умножителя 20.3 выдается произведение c13d31 и поступает в сумматор 24.3, с выхода которого сумма с11d11+ c1zdz1+ c13d31 = f11 за и исывается в регистр 25.3. Элемент с13 записывается в регистр 22;3, а элемент d31 — в блок регистров 19.3, В пятнадцатом такте в вычислительном модуле 5 1 с выхода умножителя 20,1.поступает c23d33 и в сумматоре 24.1 суммируется с нулем и записывается в регистр 25 1, с записывается в регистр 25,2, Элемент а12 записывается в регистр 22.2, элемент Ь21— в блок регистров 19,2, В вычислительном модуле 1.3 с выхода умножителя 7.3 выдает5 ся произведение a13b32 и поступает в сумматор 13.3, с выхода которого выдается сумма а11Ь12+ a1zbzz+ a13b32 = d12 и записывается в блок регистров 19.3. Элемент а13 записывается в регистр 10.3, а элемент b32 — в

10 регистр 11.3, с выхода которого Ь31 переписывается в регистр 12.3.

В тринадцатом такте в вычислительном модуле 5.1 с выхода умножителя 20.1 поступает с21011 и, пройдя сумматор 24.1, записы15 вается в регистр 25,1, с выхода которого с13б33 переписывается в регистр 18.1. Эле.мент cz1записывается в регистр 22,1, а элемант 011, прОйдя мультиплексор 4.1, — в . блок регистров 19.1. В вычислительном мо20 дуле 5,2 с выхода умножителя 20,2 произведение а13Ь32 поступает в сумматор 24,2, с выхода которого выдается (c12d22+ c13d32) и записывается в регистр 25.2, с выхода которого сумма (с11d11+ c1zdz1) переписывается

25 в регистр 18,2, Элемент с13 записывается в регистр 23,2, элемент d3z — в блок регистров

19,2, В вычислительном модуле 1.3 с выхода умножителя 7.3 выдается произведение агзЬ33 и поступает в сумматор 13,3, с выхода которого

30 выдается сумма аг1ь13+ аггьгз+ агзь33 = Аз и записывается в блок регистров 19,3. Элемент

b32 записывается в регистр 12.3.

В четырнадцатом такте в вычислительном модуле 5.1 с выхода умножителя 20.1

35 поступает сгг(122 и, пройдя сумматор 24.1, записывается в регистр 25.1, с выхода которого cz1d11 переписывается в регистр 18.1.

Элемент с22, пройдя мультиплексор 21,1, записывается в регистр 23.1, а элемент dzz, 40 пройдя мультиплексор 4.1, — в блок регистров 19.1, В вычислительном модуле 5,2 с выхода умножителя 20.2 произведение

c11d33 поступает в сумматор 24,2, с выхода которого выдается (с1зб33+ c11d33) и записы

45 вается в регистр 25.2, с выхода, которого сумма (c12d22+ с13032) переписывается в регистр 18,2. Элемент с11, пройдя мульти-, плексор 21.2, записывается в регистр 23.2, а элемент d33 — в блок регистров 19.2. В

1801224

10 выхода которого с22б22 переписывается в d31 и поступает в сумматор 24.3, с выхода регистр 18.1. Элемент с2з, пройдя мульти- которого сумма c21d11+ c22d21+ c23d31 = f21 плексор 21.1, записывается в регистр 23.1, записывается в регистр 25.3, с выхода котов элемент d33 — в блок регистров 19.1. В рого f13 переписывается в регистр 18.3, с вычислительном модуле 5.2 с выхода умно- 5 выхода которого на выход устройства выдажителя 20.2, произведение с22б21 поступает ется f12. Элемент cz3записывается в регистр всумматор 24.2,,с выхода которого выдает- 23,3, с элемент d31 — в блок регистров 19.3. ся (c21d11+ с22б21) записывается в регистр В восемнадцатом такте в вычислитель25.2, с выхода которого сумма (c13d33+ ном. модуле 5,1 с выхода умножителя 20.1

+ с11бзз) переписывается в регистр 18.2, 10 поступает сззбзз и поступает.в сумматор

Элемент с22 записывается в регистр 22.2, а 24.1, с выхода которого сз2б22 переписываэлемент d21 — в блок-регистров 19.2. В вы- ется в регистр 18.1. Элемент с33 записыва° числительном модуле 5.3 с выхода умножи- ется в регистр 23;1, а элемент d33 — в блок теля 20,3 выдается произведение c11d12 и регистров 19,1, В вычислительном модуле поступает в сумматор 24,3, с выхода которо- 15 5.2 с выхода умножителя 20.2 произведение го сумма c12dzz+c13d32+ с11б12 = f12 записы- сз2б21 поступает в сумматор 24.2, с выхода вается в регистр 25;3, с выхода которого f11 которого выдается (c31d11+ сзгб21) записыпереписывается врегистр18,3, Элементс11 вается в регистр 25.2, с выхода которого записывается в регистр 22.3, а элемент d12, сумма (с23бзз+ с21бзз) переписывается в ре— в блок регистров 19.3. 20 гистр 18.2, Элемент с32 записывается в реВ шестнадцатом такте в вычислитель- гистр 22,2, а элемент d21 — в блок регистров ном модуле 5.1 с выхода умножителя 20.1 19,2, В вычислительном модуле 5.3 с выхода поступает c31d11 в сумматор 24,1, с выхода умножителя 20.3 выдается произведение которого с2збзз переписывается в регистр с21б12 и поступает в сумматор 24.3, с выхода

18.1. Элемент с31 записывается в регистр 25 которого сумма czzdzz + cz3d3z + cz1d12 = f22

22.1, а элемент d11 — в блок регистров 19.1, записывается в регистр 25.3, с выхода котоВ вычислительном модуле 5,2 с выхода ум- рого fz1 переписывается в регистр 18,3, с ножителя 20.2 произведение с2збз2 поступа- выхода которого на выход устройства выдает в сумматор 24,2, с выхода которого ется f13. Элементс21записывается в регистр выдается (с22б22 + с2збзг) и записывается в 30 23,3, а элемент d12 — в блок регистров 19.3, регистр 25.2, с выхода которого сумма В девятнадцатом такте в вычислитель(с21б11 + с22б21) переписывается в регистр ном модуле 5,1 с выхода регистра 25.1 в

18.2. Элемент с23 записывается в регистр регистр 18,1 переписывается произведение

23.2, а элемент бз2 — в блок регистров 19.2, сззб33, С выхода умножителя 20.2 выдается

В вычислительном модуле 5.3 с выхода ум- 35 произведение c33d32 и ПОСтупает в СумматОр . ножителя 20.3 выдается произведение 24.2, с выхода которого выдается сумма с12б2з и поступает в сумматор 24.3, с выхода (c33dzz + сззб32) и записывается в регистр которого сумма-с1збз1+ с11бзз+ с12б23= б13 25.6, с выхода которого сумма (c31d11+ записывается в регистр 25,3, с выхода кото- + cz3d21) переписывается в регистр I8.2. рого f1z переписывается в регистр 18.3, с 40 Элемент сзз записывается в регистр 23.2, а выхода которого на входе устройства выда- элемент d3z — в блок регистров 19.2. В выется f11 — первый элемент матрицы F, Эле- числительном модуле 5.3 с выхода умножимент c1z записывается в регистр 23,3, а теля 20,3 выдается произведение с27б23 и элемент dz3 — в блок регистров 19;3. поступает в сумматор 24.3, с выхода котороВ семнадцатом такте в вычислительном 45 го сумма с2збзз+ с21бзз+ с2гб2з = f23 записымодуле 5.1 с выхода умножителя 20,1 посту- вается в регистр 25,3, с выхода которого f22 пает C32dzz и поступает в сумматор 24.1, с переписывается в регистр 18.3, с выхода выхода которого c31d11 пеРеписывается в которого-на выход устройства выдается f21, регистр 18.1. Элемент с32 записывается в Элемент с72 записывается в регистр 23.3, а регистр 23.1, а элемент б22 в регистр 18.1. 50 элемент б23 — в блок регистров 19,3.

В вычислительном модуле 5,2 с выхода ум- В двадцатом такте в вычислительном ножителя 20.2 произведение с71бзз поступа- модуле 5,2 с выхода умножителя 20,2 выдает в сумматор 24,2, с выхода которого ется произведение с31бззи поступает всумвыдается (с2збзз + с21бзз) записывается в матор 24.2, с выхода которого выдается регистр 25.2, с выхода которого сумма 55 сумма (сззбзз+ C31d33) и записывается B pe(c22d22 + с2збз2) переписывается в регистр гистр 25,2, с выхода которого сумма (с37б22+

8.2. Элемент с21 записывается в регистр + c33d32) переписывается в регистр 18,2, 23,2

В

3,2, а элемент d33 — в блок регистров 19.2, Элемент с31 записывается в регистр 23.2, .,а вычислительном модуле 5.3 с выхода ум- элемент бзз — в блок регистров 19.2. В вы.ножителя 20.3 выдается произведение cz3 числительном модуле 5.3 с выхода умножи1801224

10

45

50 теля 20.3 выдается произведение сззбз и поступает в сумматор 24.3, с выхода которого сумма сз1011+ c32d21+ сззбз1 - б1 записывается в регистр 25.3, с выхода которого

fu переписывается в регистр 18.3, с выхода которого на выход устройства выдается f22.

Элемент сзз записывается в регистр 23.3, а элемент бз1 — в блок регистров 19.3.

В двадцать первом такте с выхода регистра 25.2 сумма (сззбзз+ сз1бзз) переписывается в регистр 18.2. В вычислительном модуле 5.3 с выхода умножителя 20.3 выдается произведение сз101г и поступает в сумматор 24.3, с выхода которого сумма candu+

+ сззбз2+ сз1Ф2 = 1зг записывается в регистр

25.3, с выхода которого fan переписывается в регистр 18.3, с выхода которого на выход устройства выдается багз. Элемент сз1 записывается в регистр 23.3, а элемент d

В двадцать втором такте с выхода умножителя 20.3 выдается произведение

car dan и поступает в сумматор 24.3, с выхода которого сумма сззбзз + сз1озз + c32d23=

= 1зз.записывается в регистр 25.3, с выхода которого 1з2 переписывается в регистр 18.3, с выхода которого на выход устройства выдает ся fa>. Элемент сп записывается в регистр

23,3, а элемент багз — в блок регистров 19.3.

В двадцать третьем такте с выхода регистра 25.3 1зз переписывается в регистр

18.3, с выхода которого на выход устройства выдается 1з2.

В двадцать четвертом такте с выхода устройства выдается 1зз — последний элемент матрицы F.

На этом вычисление матрицы F=A x B x х С заканчивается.

Формула изобретения

1. Устройство для умножения матриц, содержащее N вычислительных модулей первого типа (где N — размерность перемножаемых матриц) и блок управления, первый и второй выходы которого соединены соответственно с первым и вторым управляющими входами первого вычислительного модуля первого типа, первый и второй управляющие выходы i-ro вычислительного модуля первого типа (! = 1...,, N -, 1) соединены соответственно с первым и вторым управляющими входами (I + 1)-го вычислительного модуля первого типа, первый и второй информационные выходы I-го вычислительного модуля первого типа соединены соответственно с первым и вторым информационными входами (1 + 1)-го вычислител ьного модуля первого типа, отл и ч а ю щее с я тем, что, с целью расширения функциональных воэможностей эа счет умножения трех матриц, в него введены (2N-2) триггеров, N мультиплексоров и N вычислительных модулей второго. типа, причем первый и второй информационные входы первого вычислительного модуля первого типа соединены соответственно с первым и вторым информационными входами устройства, третий информационный выход )-го вычислительного модуля первого типа O = 1,;., N) соединен с первым информационным входом j-ro мультиплексора, второй информационный вход которого соединен с первым информационным выходом J-го вычислительного модуля второго типа, а выход — с первым информационным входом j-го вычислительного модуля второго типа, второй и третий информационные входы первого вычислительного модуля второго типа соединены соответственно с третьим информационным входом и входом логического нуля устройства, второй и третий информационные выходы i-го вычислительного модуля второго типа соединены соответственно с вторым и третьим информационными входамти (I+ 1)-ro вычислительного модуля второго типа, второй информационный вход

N-ro вычислительного модуля второго типа соединен с выходом устройства, первый выход блока управления соединен с управляющим входом первого вычислительного: модуля второго типа, первый управляющий выход 1-ro вычислительного модуля первого типа соединен с управляющим входом (I +

1)-го вычислительного модуля второго типа, третий выход блока управления соединен с управляющим входом первого мультиплексора и входом первого триггера, выход k-ro триггера (k = 1, „., 2N-1) соединен с входом (k+ 1)-ro триггера, выход каждого 2I-го триггера (I = 1, .„N-1) соединен с управляющим входом m-ro мультиплексора (m = 2, ..., N) 2. Устройство по и. 1, о т л и ч а ю щ е ес я тем, что каждый вычислительный модуль первого типа содержит умножитель, сумматор, четыре триггера, четыре регистра, блок регистров и мультиплексор, первый информационный вход которого соединен с информационным входом первого регистра, первым входом умножителя и первым информационным входом модуля, второй информационный вход которого соединен с вторым входом умножителя.и информацион-, ным входом второго регистра, выход которого соединен с информационным входом третьего регистра, выход которогосоединен с вторым информационным выходом устройства, первый информационный выход которого соединен с выходом четвертого регистра, информационный вход которого соединен с выходом мультиплексора, второй информационный вход которого соединен с

1801224

14 выходом первого регистра, управляющий вход которого соединен с управляющим входом мультиплексора, входом первого триггера и первым управляющим входом модуля, второй управляющий вход которого соединен с управляющим входом сумматора и входом второго триггера, выход которого соединен с входом третьего триггера, выход которого соединен с вторым управляющим выходом модуля, первый управляющий выход которого соединен с выходом четвертого триггера, вход которого соединен с выходом первого триггера; выход умножителя соединен с входом первого слагаемого сумматора, вход второго слагаемого которого соединен с выходом блока регистров, вход которого соединен с выходом блока регистров, вход которого соединен с выходом сумматора и третьим информационным выходом модуля.

3. Устройство по п. 1, о т л и ч а ю щ е ес я тем, что каждый вычислительный модуль второго типа содержит умножитель, сумматор. четыре регистра, мультиплексор и блок . регистров, вход которого соединен с первым информационным входом модуля, второй информационный вход которого соединен . с первым входом умножителя, информационным входом первого регистра

5 и первым информационным входом мультиплексора, второй информационный вход которого соединен с выходом первого регистра, управляющий вход которого соединен с управляющими входами модуля и

10 мультиплексора, выход которого соединен с информационным входом второго регистра, выход которого соединен с вторым информационным выходом модуля, первый информационный выход которого соединен с

15 выходом блока регистров и вторым входом умножителя,. выход которого соединен с входом первого слагаемого сумматора, выход которого соединен с информационным входом третьего регистра, выход которого

20 соединен с информационным входом четвертого регистра, выход которого соединен с третьим информационным выходом модуля, третий информационный вход которого соединен с входом второго слагаемого сум25 матора, 1801224

° ° °

1801224

Редактор

Заказ 1191 Тираж, . Подписное:

ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР

113033, Москва, Ж-35, Раушская наб., 4/5

Производственно-издательский комбинат "Патент", г. Ужгород, ул.Гагарина, 101

8sisn8

/УХ

М йиаР

Я

rkacrn дУР

Ю f Р .Х 4 5 8 7 Ю У 1РФ УГ/У!4

Составитель Е.Мурзина

Техред М.Моргентал Корректор С.Шекмар =-