Цифровой анализатор спектра

 

Изобретение относится к информационно-измерительной технике, предназначен для определения спектральной плотности мощности входного электрического сигнала . Эта цель достигается введением в устройство блока 12 ввода числовых значений, двух дешифраторов 13, 14, блоков 15, 16, 22, 23, 26, 32, 33, умножения блоков 17, 18 памяти , блока 20 деления, блоков 19, 34 инверторов , сумматоров 24, 25, 35, коммутаторов 27, 29, регистров 21,28, 30 хранения и регистра 31 сдвига и хранения. Устройство также состоит из АЦП 1, блоков умножения, сумматора, блока памяти, блока накопления , блока управления, косинус-генератора и блока вычисления спектральных составляющих . 2 ил.

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК

„„5UÄÄ 1803881 А1 (я)з G 01 R 23/16

ГОСУДАРСТВЕННОЕ ПАТЕНТНОЕ

ВЕДОМСТВО СССР (ГОСПАТЕНТ СССР) (,, """306

В !g åð .

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ (21) 4892236/21 (22) 17,12,90 (46) 23.03,93. Бюл, ¹ 11 (71) Оренбургский политехнический институт (72) П. Н. Ганский, Ю. Н. Пивоваров и В. П. Коростелев (56) Авторское свидетельство СССР

N 1422856, кл. G 01 R 23/16, 1988. (54) ЦИФРОВОЙ АНАЛИЗАТОР СПЕКТРА (57) Изобретение относится к информационно-измерительной технике, предназначен для определения спектральной плотности

Изобретение относится к специализированным средствам информационно-измерительной техники и предназначено для исследования частотных свойств случайных и рацессов.

Цель изобретения — повышение точности анализатора, На фиг. 1 приведена структурная схема цифрового анализатора спектра; на фиг. 2— структурная схема блока весовых коэффициентов.

Цифровой анализатор спектра содержит (см, фиг. 1) аналого-цифровой преобразователь 1, блок 2 умножения. блок 3 весовых коэффициентов, сумматор 4, блок 5 памяти, блок 6 умножения, косинус-генератор 7, блок 8 умножения, блок 9 накопления. блок 10 вычисления спектральных составляющих, блок 11 управления, блок 12 ввода числовых значений.

Блок 3 весовых коэффициентов содержит (см. фиг. 2) дешифраторы 13, 14, блоки

15, 16 умножения, блоки 17, 18 памяти, блок

19 инверторов, блок 20 деления, регистр 21 мощности входного электрического сигнала, Эта цель достигается введением в устройство блока 12 ввода числовых значений, двух дешифрэторов 13, 14, блоков 15, 16, 22, 23, 26, 32, 33, умножения блоков 17, 18 памяти, блока 20 деления, блоков 19, 34 инверторов, сумматоров 24, 25, 35, коммутаторов

27, 29, регистров 21, 28, 30 хранения и регистра 31 сдвига и хранения. Устройство также состоит из АЦП 1, блоков умножения, сумматора, блока памяти, блока накопления, блока управления, косинус-генератора и блока вычисления спектральных составляющих. 2 ил. хранения, блоки 22,23 умножения, сумматоры 24, 25, блок 26 умножения, коммутатор

27, каналов, регистр 28 хранения, коммутатор 29 каналов, регистр 30 хранения, регистр 31 сдвига и хранения, блоки 32, 33 умножения, блок 34 инверторов и сумматор

35.

Цифровой анализатор спектра работает следующим образом. Перед началом работы анализатора обнуляется счетчик адреса блока 5 памяти и регистры блока 9 накопления. С клавиатуры блока 12 ввода числовых значений задается числовой коэффициент

Р определяющий ширину корреляционного окна.

Запуск и формирование выборок п (и = 1, N) синхронизируется блоком 11 управления, задающим цикл работы времени формирования цифрового слова Х> аналого-цифровым преобразователем 1. Блок 2 умножения перемножает выходной сигнал

Хп аналого-цифрового преобразователя 1 и сигнал Wn = 2 hm-1 А — Л hm-2 блока 3 весо2 вых коэффициентов, формируя сигнал 0 =

tn

1р) О (гд

1803881

= XnWn, который в сумматоре 4 совместно с выборками р> из блока 5 памяти служит для

k выработки выходного сигнала Jnk = pn—

k — Pn — 2. Значение кажДой выбоРки оп из

k k блока 5 памяти определяется сигналом Ск =

2л

= cos — k косинус-генератора 7, соответN ствующим К-й спектральной составляющей и рекуррентным соотношением y4 =

k k

= Ck фо — 1 — Pn — 2 + Q. БЛОК 8 УМНОЖЕНИЯ вырабатывает сигнал g = Jn Qn, поступаюk щий в блок 9 накопления, который суммирует значение /4 за N циклов работы и формирует входнойсигнал2о = g ф (Zm =

k 3(k

n=1

= Zm-1 +

Выходной сигнал В4 блока 3 весовых коэффициентов получается на выходе сумматора 35 как разностный сигнал hm =

= 2 hm-11 — Л hm-2, Для этого блок 11 управ2 ления выставляет цифровой код, определяющий интервал дискретизации At, который вместе с кодом, определяющим ширину корреляционного окна Р и задаваемым с клавиатуры в блоке 12 ввода числовых значений поступает на входы дешифраторов

13, 14 и формирует на их выходах адреса ячеек блоков 17, 18 памяти, которые содержат цифровой код значений Ао и — /3 Л

Л = 6 соответственно, Коммутаторы

27, 29 первоначально установлены на прием данных из первого канала, По окончании цикла работы происходит переключение коммутаторов 27 и 29. Одновременно информационные сигналы с блока 11 управления и блока 12 ввода числовых значений фиксируются буферными регистрами первого и второго входов блока 16 умножения, который производит умножение и выдачу результата Оы = P Лt, при поступлении сигнала разрешения работы (на фиг. 2 управляющие сигналы не показаны). Выбранный таким образом из блока 17 памяти байт значения Ао поступает на входы сразу четырех блоков: на второй вход 15 блока умножения, на второй вход блока 20 деления, на первый вход блока 22 умножения и на вход регистра

21 хранения. На! вход блока 15 умножения приходит с выхода аналого-цифрового пре5

55 образователя 1 дискретизированный входной сигнал X(t), Выход блока 15 умножения через блок 19 инверторов подключен к первому входу сумматора 24, второй вход которого соединен с выходом блока 20 деления, Байт значения Л, считанный из блока 18 памяти, поступает на оба входа блока 23 умножения, с выхода которого байт О2з = Л

2 приходит на второй вход блока 22 умножения и на второй вход блока 32 умножения, где и фиксируется входными буферными регистрами каждого из блоков, При наличии на выходе сумматора 24 результирующего

Лtä

СИГНаЛа О24 = At = Аох, ПОСтуПаЮЩЕАо го через коммутатор 27 канала в буферный регистр первого входа блока 32 умножения и одновременно поступающего на первый вход сумматора 25, подаются сигналы разрешения на передачу данных из регистра

21 хранения на второй вход сумматора 25 и выдачу результата умножения из блока 22 умножения на третий вход того же сумматора. Выходной сигнал сумматора 25 О2в = г

= A> + Ао (1 + Л ) приходит на первый вход блока 26 умножения, в буферном регистре второго входа которого была зафиксирована сделанная ранее выборка U>a = Л из блока 18 памяти, записанная также в регистр 31 сдвига и хранения. С выхода блока 26 умножения сигнал 02в = ht = Л (A> + Ao (1 + Л )) г пройдя через коммутатор 29 канала приходит в регистр 30 хранения, который, не фиксируя, передает его на первый вход блока 33 умножения и регистр 28 промежуточного хранения. Появление сигнала О2в на выходах регистра 30 приводит к одновременной выдаче сигнала разрешения работы для блока 32 умножения и для регистра 31 сдвига и хранения. Выходной сигнала последнего, содержащий значение Оз1 = 2 Л, полученное сдвигом входного байта на один разряд влево, приходит на второй вход блока 33 умножения, с выхода которого сигнал Озз = 2 Л h1 поступает на второй вход сумматора 35, на первый вход которого приходит прошедший через блок 34 инверторов выходной сигнал блока 32 умножения Оз2 = А1il . Появление

2 сигнала U35 = Wn = 2 й1 Л вЂ” Л ho на выходе г сумматора 35 означает окончание первого цикла работы, Коммутаторы 27 и 29 каналов переключаются в состояние выбора данных из второго канала и остается так до тех пор, пока не появится новый сигнал начальной установки и инициализации анализатора спектра, Таким образом, выходной сигнал

Оз сумматора 35 пройдя через второй канал 29 коммутатора каналов запоминается в регистре 30 промежуточного хранения и

1803881

55 появляется на его выходе лишь после того, как данные h1, находящиеся в регистре 28, пройдя через второй канал коммутатора 27 запоминаются в буферном регистре первого входа блока 32 умножения. В буферном регистре второго входа блока 32 умножения хранится байт, соответствующий новой выборке il из блока 18 памяти для второго цикла и прошедший через блок 23 умножения, Та же выборка для второго цикла из блока

18 памяти запоминается в регистре 3 сдвига и хранения. Выходной сигнал регистра 30

0зо = hz как и в первом цикле является разрешающим работу для блока 32 умножения и регистра 31 сдвига и хранения.

Формула изобретения

Цифровой анализатор спектра, содержащий три блока умножения, сумматор, первый вход которого соединен с выходом первого блока умножения, первый выход— с первым входом второго блока умножения, выход которого соединен с информационным входом блока накопления, соединенного с входом блока вычисления спектральных составляющих, выход которого соединен с выходом анализатора, косинус-генератор, выход которого соединен с первым входом третьего блока умножения, соединенного вторым входом с первым выходом блока паМяти, а выход третьего блока умножения соединен с первым входом блока памяти, второй вход которого соединен со вторым выходом сумматора. а второй выход блока паМяти соединен со вторым входом сумматора, аналого-цифровой преобразователь, вход которого соединен со входом анализатора, а выход соединен с первым входом первого блока умножения, выход последнего соединен также со вторым входом второго блока умножения, блок управления, первым выходом подключенный к управляющему входу аналого-цифрового преобразователя, вторым выходом к входу синхронизации блока накопления. третьим

45 выходом к третьему входу блока памяти, отличающийся тем, что, с целью повышения точности анализа, в него введены последовательно соединенные блок ввода числовых значений, четвертый блок умножения, блок деления, второй сумматор, первый коммутатор каналов, пятый блок умножения, первый блок инверторов и третий сумматор, последовательно соединенные пятый блок умножения, и второй блок инверторов, последовательно соединенные первый дешифратор, второй блок памяти, первый регистр хранения, четвертый сумматор, шестой блок умножения, второй коммутатор каналов, второй регистр хранения и седьмой блок умножения, последовательно соединенные второй дешифратор, третий блок памяти, восьмой блок умножения, и девятый блок умножения, а также третий регистр хранения и регистр сдвига и хранения, выход которого соединен со вторым входом седьмого блока умножения, а вход— с вторыми входами шестого и восьмого блоков умножения, выход последнего подключен к втором входу пятого блока умножения, второй вход третьего сумматора — к выходу седьмого блока умножения, а выход третьего сумматора — к второму входу второго коммутатора каналов, первые входы дешифраторов соединены с выходом блока ввода числовых значений, а вторые входы с выходом блока управления и вторым входом четвертого блока умножения, первый вход пятого блока умножения соединен с выходом аналого-цифровой преобразователя, второй вход — с вторыми входами блока деления и девятого блока умножения, выход которого подключен к второму входучетвертого сумматора, третьим входом соединенного с выходом второго сумматора, второй вход которого подключен к выходу второго блока инверторов, а выход второго регистра хранения через третий регистр хранения подключен к второму входу первого коммутатора, 1803881

Составитель Л,Устинова

Редактор Г.Мельникова Техред M.Ìîðãåíòàë Корректор Н,Ревская

Заказ 1056 Тираж Подписное

ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР

113035, Москва. Ж-35, Раушская наб., 4/5

Производственно-издательский комбинат "Патент", г. Ужгород, ул,Гагарина, 101