Устройство для моделирования поглощающих цепей маркова

 

Изобретение относится к вычислительной технике и может найти применение при моделировании случайных многомерных процессов для решения задач, связанных с исследованием сложных вероятностных систем и явлений, а также может быть использовано в качестве источника данных для мультипроцессорных специализированных Изобретение относится к вычислительной технике и может найти применение при моделировании случайных многомерных процессов, для решения задач, связанных с исследованием сложных вероятностных систем и явлений, а также может быть в качествеисточника данных в мультипроцессорных специализированных системах. Целью изобретения является расширение функциональных возможностей за счет возможности моделирования поглощающих цепей Маркое а в трехмерном пространстве. систем. Цель изобретения - расширение функциональных возможностей за счет воспроизведения поглощающих цепей Маркова в трехмерном пространстве. Устройство для моделирования поглощающих цепей Маркова содержит матрицу статанализаторов, матрицу узлов коммутации и матрицу узлов управления, в каждый узел коммутации введены три группы элементов задержки , группа блоков памяти, две группы триггеров, группа реверсивных счетчиков, группа расширителей импульсов, группа регистров , регистр, два элемента ИЛИ, дешифратор , два мультиплексора, элемент задержки и демультиплексор, в каждый узел управления введены распределитель импульсов , генератор тактовых импульсов, два элемента задержки, триггер, два счетчика, дешифратор и управляемый генератор случайных кодов, каждый статанализатор содержит блок памяти, два элемента ИЛИ. два мультиплексора, шесть счетчиков, шесть элементов задержки, элемент И, триггер и регистр. 7 ил., 1 табл. На фиг.1 представлена блок-схема устройства для моделирования поглощающих цепей Маркова для матриц размером пХп 3X3, где п - число строк (столбцов) в матрице; на фиг.2 - функциональная схема статанализатора; на фиг.З - функциональная схема узла коммутации; на фиг.4 - функциональная схема узла управления; на фиг.5 - структурная схема блока управления считыванием; на фиг.6 - блок-схема узлового модуля трехмерной системы распределенного моделирования поглощающих цепей Маркова; на фиг.7 - блок-схема трехмерной сиfe 00 о 00 00 00

союз советских

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК (я)з G 06 F 7/58

ГОСУДАРСТВЕННОЕ ПАТЕНТНОЕ

ВЕДОМСТВО СССР (ГОСПАТЕНТ СССР) ОПИСАНИЕ ИЗОБРЕТЕНИЯ

1 р

* 1

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ (21) 4700061/24 (22) 01.06.89 (46) 23.04.93. 6юл. t4 15 (71) Казанский государственный университет им.В,И,Ульянова-Венина (72) P.Ã.Áóõàðàåâ и В.М.Захаров (56) Дорогов В.И. и др. Вероятностные модели превращения частиц. — М.: Наука, 1988.

Авторское свидетельство СССР

М 1Р03083, . С 06 F 7/58, 1983.

Авторское свидетельство СССР

ЛЬ 1149252, кл. G 06 F 7/58. 1985, Авторское свидетельство СССР

М 1342294, кл. G 06 F 15/16; 1986. (54) УСТРОЙСТВО ДЛЯ МОДЕЛИРОВАНИЯ

ПОГЛОЩАЮЩИХ ЦЕПЕЙ МАРКОВА (57) Изобретение относится к вычислительной технике и может найти применение при моделировании случайных многомерных процессов для решения задач, связанных с исследованием сложных вероятностных систем и явлений, а также может быть использовано в качестве источника данных для мультипроцессорных специали ировэнных

Изобретение относится к вычислительной технике и может найти применение при моделировании случайных многомерных процессов, для решения задач, связанных с исследованием сложных вероятностных систем и явлений, а также может быть в качестве источника данных в мультипроцессорных специализированных системах.

Целью изобретения является расшире ние функциональных возможностей за счет возможности моделирования поглощающих цепей Маркое э в трехмерном пространстве.

„„Я2„„1810888 А1 систем. Цель изобретения — расширение функциональных возможностей за счет воспроизведения поглощающих цепей Маркова в трехмерном пространстве. Устройство для моделирования поглощающих цепей

Маркова содержит матрицу статанализаторов, матрицу узлов коммутации и матрицу узлов управления, в каждый узел коммута- ции введены три группы элементов задержки. группа блоков памяти, две группы триггеров, группа реверсивных счетчиков, группа расширителей импульсов, группа регистров, регистр, два элемента ИЛИ, дешифратор, два мультиплексора, элемент задержки и демультиплексор, в каждый узел управления введены распределитель импульсов, генератор тактовых импульсов, два элемента задержки, триггер, два счетчика, дешифратор и управляемый генератор случайных кодов, каждый статанализатор содержит блок памяти, два элемента ИЛИ. два мультиплексора, шесть счетчиков, шесть элементов задержки, элемент И, триггер и регистр, 7 ил., 1 табл.

На фиг.1 представлена блок-схема устройства для моделирования поглощающих цепей Маркова для матриц размером nXn =

ЗХ 3, где и — число строк (столбцов) в матрице; на фиг.2 — функциональная схема статанализатора; на фиг.3 — функциональная схема узла коммутации; на фиг.4 — функциональная схема узла управления; на фиг.5— структурная схема блока управления считыванием; на фиг.6 — блок-схема узлового модуля трехмерной системы распределенного моделирования поглощающих цепей Маркова; на фиг.7 блок-схема трехмерной си1810888

20 с гомы распределенного моделирования поглощающих цепей Маркова, Устройство для моделирования поглощающих цепей Маркова содержит матрицу статанализаторов 1 (фиг.1), матрицу узлов 2 коммутации, матрицу узлов 3. управления, информационно-управляющие входы-выходы 4, 5 управляющие входы выходы 6-8.

Каждый статанализатор 1 (фиг.1) содержит блок памяти 9, элемент 10 ИЛИ, мультиплексоры 11, 12, счетчик 13 импульсов, элемент 14 задержки, счетчик 15 импульсов, элемент 16 задержки, элемент 17 ИЛИ, счетчик 18 импульсов, элементы 19, 20 задерж ки, счетчик-делитель 21. элемент 22 И, счетчик-делитель 23, элемент 24 задержки, RS-триггер 25, счетчик 26 импульсов, регистр 27 памяти, элемент 28 задержки, информационный вход 29, управляющий вход

30, управляющие выходы 31, 32, информацтонный выход 33.

Каждый узел 2 коммутации содержит блоки 34>-346 памяти, элементы 351-35g задержки, блоки 361-36в управления считывание, элемент 37 ИЛИ, регистр 38 памяти, мул ьтиплексо ры 39-40, элемент 41 ИЛ И, демультиплексор 42, регистр 431-436 памяти, элемент 44 задержки, дешифратор 45, информационные входы 461-46в, управляющие входы 471-476, группу 48 управляющих входов, управляющий вход 49, информационный вход 50, управляющий вход 51, группу 52 управляющих входов, информационный выход 53, управляющий выход 54, информационные выходы 55>-556, управляющие выходы 56>-566.

Каждый .узел 3 управления содержит блок 57 приоритета, элемент 58 задержки, распределитель 59 импульсов, управляемый генератор 63 случайных кодов, дешифратор 65, элемент 66 И, RS-триггер 67, элемент 68 ИЛИ, управляющий вход 69, управляющие входы 701-706, управляющий вход "пуск" 71, управляющий вход 72, первая группа 73 управляющих выходов, управляющие выходы 74, 75, вторая группа 76 управляющих выходов, управляющие выходы 771-776.

Блок 36i (i = 1,6) управления считыванием содержит реверсивный счетчик 78, эле мент 79, задержки, расширитель импульсов

80, RS-триггер 81, элемент d2 И, RS-триггер

83, элемент 84 задержки .

Блок 57 приоритета выполнен в виде группы трехвходовых элементов И. .Соответствие входов и выходов в системе приведено в таблице, в левой колонке указаны номера шин, à в правой — номера составляющих данных шич на входах-выхо25

55 дах одного из связанных этими составляющими устройств, в скобках эти же.составляющие помещены номерами, которые присвоены составляющим на входах-выходах другого связан ного устройства, На фиг.б дано отображение этой таблицы, Тройка узлов 1, 2, 3 устройства, объединенных общими связями 4, 6, 7 образует узловой модуль, соединение которых (с помощью связи 5, 8) позволяет образовывать двух или трехмерную сеть. Местоположение узлового модуля в сети однозначно определяется координатой (x, у, z) для трехмерной сети, Пример соединения узловых модулей в трехмерную. сеть для моделирования поглощающих цепей Маркова в трехмерном пространстве показан на фиг.7, где n X nX u

- X3X3, n=3, Формула изобретения

Устройство для моделирования поглощающих цепей Маркова, содержащее матрицу статанализаторов, матрицу узлов коммутации. и матрицу узлов управления. каждый узел коммутации состоит из группы элементов И, каждый узел управления состоит из блока выбора приоритета, двух элементов И и элемента ИЛИ, о т л и ч а ю щ е ес я тем, что. с целью расшйрения функциональных возможностей за счет воспроизведения поглощающих цепей Маркова в трехмерном пространстве, в него в каждый узел коммутации введены три группы элементов задержки, группа блоков памяти, две группы триггеров, группа реверсивных счетчиков, группа расширителей импульсов, группа регистров, регистр, два элемента

ИЛИ, дешифратор, два мультиплексора, элемент задержки и демультиплексор, в каждый узел управления введены распределитель импульсов, генератор тактовых импульсов, два элемента задержки, триггер, два счетчика, дешифратор и управляемый генератор случайных кодов, каждый статанализатор содержит блок памяти, два эле- . мента ИЛИ, два мультиплексора, шесть счетчиков, шесть элементов задержки, элемент И, триггер и регистр; причем в каждом статанализаторе выход первого элемента

ИЛИ соединен с входом управления считыванием блока памяти, с установочными входами первого и второго счетчиков, с входом первого элемента задержки и через второй элемент задержки подключен к первому входу второго элемента ИЛИ, выход которого соединен с входом управления записью блока памяти, выход которого подключен к информационному входу первого счетчика, 1810888 блока памяти, выход которого подключен к информационному входу первого счетчика, счетный вход которого соединен с выходом первого элемента задержки, а выход подключен к адресному входу первого мультиплексора, информационный вход которого соединен с выходом второго счетчика, а выход- к информационному входу блока памяти, выход переполнения третьего счетчика через третий элемент задержки соединен с информационным входом второго счетчика, а через четвертый элемент задержки — с управляющими входами первого и второго мультиплексоров, с вторым входом второго элемента ИЛИ и со счетным входом четвертого счетчика, выход которого подключен к адресному входу второго мультиплексора, выход которого соединен с адресным входом блока памяти, выход элемента И подключен к счетному входу пятого счетчика, выход переполнения которого соединен с входами пятого и шестого элементов задержки, с тактовым входом регистра и со счетным входом шестого счетчика, выход которого подключен к информационному входу регистра, выход переполнения шестого счетчика соединен с R-входом триггера, прямой выход которого подключен к первому входу элемента И, в каждом узле управления выход первого элемента задержки соединен с входом синхронизации блока выбора приоритета и с инверсным входом первого элемента И, выход которого подключен к входу распределителя импульсов, выходы которого соединены с информационными входами блока выбора приоритета, выход элемента ИЛИ подключен к первому входу второго элемента И, выход которого соединен с входом запуска генератора тактовых импульсов, выход которого подключен к прямому входу первого элемента И, к тактовому входу блока выбора приоритета, к входу второго элемента задержки, к входу запуска управляемого генератора случайных кодов и к счетному входу первого счетчика, выход переполнения которого соединен с входом останова генератора тактовых импульсов и с R-входом триггера, прямой выход которого подключен к второму входу второго элемента И, выход переполнения второго счетчика соединен с входом останова управляемого генератора случайных кодов, выход которого подключен к входу дешифратора, в каждом узле коммутации выход каждого элемента задержки первой группы соединен с тактовым входом одноименного блока памяти группы, выходы бло ков памяти группы подключены к информационным входам первого мульти.плексора, выход которого соединен с информационным входом регистра, выход которого подключен к первому информаци5 онному входу второго мультиплексора, разрядный выход которого соединен с входами первого элемента ИЛИ и управляющими входами демультиплексора, выходы которого подключены к информационным входам регистров группы, входы управления записью которых соединены с выходом первого элемента ИЛИ, а тактовые входы — с выходом элемента задержки, выход расширителя импульсов подключен к S-входу одноименного триггера первой группы, инверсный выход которого соединен.с первым входом одноименного элемента И группы, выход которого подключен к входу управления считыванием соответствующего блока памяти и к входам одноименных элементов задержки второй и третьей групп, выход каждого элемента задержки второй группы соединен с вычитающим вхо25 дом одноименного реверсивного счетчика группы, выход каждого элемента задержки третьей группы подключен к R-входу одноименного триггера второй группы, инверсный выход которого соединен с вторым

8р входом соответствующего элемента И группы с S-входом одноименного триггера первой группы. выходы реверсивных счетчиков группы подключены к адресным входам одноименных блоков памяти группы и к вхо35,дам второго элемента ИЛИ, выход которого соединен с входом разрешения считывания регистра, вход начальной установки устройства соединен с S-входами триггеров статанализаторов и узлов управления и триггеров

40 второй группы узлов коммутации, выход регистра Ц-го статанализатора подключен к второму информационному входу мультиплексора i,j-го узла коммутации, выход,шестого элемента задержки Ц-го анализатора

45 соединен с управляющим входом Ц-ro узла коммутации, выход генератора тактовых имгульсов Ц-го узла управления подключен к второму входу элемента И и счетному входу третьего счетчика Ц-го статанализатора, выход пятого элемента задержки Ц-го статанализатора соединен с входом первого элемента задержки Ц-го узла управления, выход регистра Ц-ro узла коммутации сое55 информационным входом второго мультиплексора Ц-ro статанализатора, выход второго элемента задержки i,j-го узла управления соединен с тактовым входом регистра и элемента задержки Ц-го узла ком1810888 мутации, выход первого элемента

ИЛИ l,j-го узла коммутации подключен к счетному входу второго счетчика i,j-го узла управления, выход управляемого генератора случайных кодов l,j-го узла управления подключен к адресному входу демультиплексора и к входу дешифратора

Ц-го узла коммутации, выходы которого соединены с входами элементов задержки первой группы, расширителей импульсов группы и суммирующими счетчиками соответственно ((i +.1),{+j 1))-х узлов коммутации, выходы блоков выбора приоритета, I,j-x узлов управления подключены к S-входам вторых триггеров и к управляющим входам первых мультиплексоров f(l 1),(j+ 1))-х узлов коммутации, выходы регистров группы Ц-х узлов коммутации соединены с информационными входами блоков памяти ((! +1) О +1))-õ узлов коммутации, выходы дешифраторов Ц-го узла управления

1О соединены с входами первых элементов

ИЛИ f(l « 1),(j "-1))-x узлов управления.

1810888 фиг. Z

1810888

S5

S5

1810888

1810888. Составитель

Техред М.Моргентал

Корректор С,Лисина

Редактор

Производственно-издательский комбинат "Патент", г. Ужгород. ул,Гагарина, 101.Заказ 1446 Тираж Подписное

ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР

113035, Мссква, Ж 35, Раушская наб., 4/5