Устройство для отсчета времени

 

Изобретение относится к вычислительной технике и предназначено для непрерывного отсчета астрономического времени (функция часы), для фиксации заранее заданного момента времени (функция компаратора ), для измерения истекшего времени работы процессора (функция таймер процессора ) и для формирования продвигающих импульсов с заданной частотой следования, предназначенных для продвижения интервального таймера. Цель изобретения - расширение области применения устройства за счет синхронизации часов в мультипроцессорных системах и повышение точности формирования временных интервалов продвижения интервального таймера. Устройство содержит три двунаправленных коммутатора, первый счетчик, блок управления, блок сравнения, блок памяти информационных разрядов, блок памяти контрольных разрядов, коммутатор , регистр, блок предсказания переносов , блок предсказания четное™ байтов, таймер, блок формирования сигналов состояния устройства, элемент свертки по модулю два, элемент ИЛИ, элемент И-НЕ, дешифратор, второй счетчик, блок синхронизации часов. Устройство обеспечивает состояние стоп часов, синхронизацию часов и контроль синхронизации часов. 4 ил. ел с

СОЮЗ COBETCKVIX

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК (si)s G 06 F 1/14

ГОСУДАРСТВЕННОЕ ПАТЕНТНОЕ

ВЕДОМСТВО СССР (ГОСПАТЕНТ СССР) ОПИСАНИЕ ИЗОБРЕТЕНИЯ

»

\»

)00 ! в

К АВТОРСКОМУ СВИДЕТЕЛЬС ГВУ

1 (21) 4811428/24 (22) 09.04.90 (46) 23.05.93. Бюл. N. 19 (71) Научно-исследовательский институт электронных вычислительных машин (72) С.С.Гиль, A.Ï,Êîíäðàòüåâ, А,А.Самусев и А.В.Яковлев (56) Мул ьтипроцессор ЕС2665. Техническое описание, ч.2, Процессор команд

Ц53.057,014 ТО1. 1988, рис.5,90, лист 268286.

Процессор ЕС 2130. Техническое описание, ч.1. Общие сведения. Приложение 9.

Логические структуры системных средств

Е13.055.009 ТО21, лист 55-67, рис,53 — 65, 1989. (54) УСТРОЙСТВО ДЛЯ ОТСЧЕТА ВРЕМЕНИ (57) Изобретение относится к вычислительНоА технике и предназначено для непрерывного отсчета астрономического времени (функция часы), для фиксации заранее заданного момента времени (функция компаратора), для измерения истекшего времени

„„53/„„1817085 А1 работы процессора (функция таймер процессора) и для формирования продвигающих импульсов с заданной частотой следования, предназначенных для продвижения интервального таймера. Цель изобретения — расширение области применения устройства за счет синхронизации часов в мультипроцессорных системах и повышение точности формирования временных интервалов продвиженйя интервального таймера. Устройство содержит три двунаправленных коммутатора, первый . счетчик. блок управления, блок сравнения, блок памяти информационных разрядов, блок памяти контрольных разрядов, коммутатор, регистр, блок предсказания переносов, блок предсказания четности байтов, таймер, блок формирования сигналов состояния устройства, элемент свертки по модулю два, элемент ИЛИ, элемент И-НЕ, дешифратор. второй счетчик, блок синхронизации часов. Устройство обеспечивает состояние "стоп" часов, синхронизацию часов и контроль синхронизации часов. 4 ил, 1817085

Изобретение относится к области вычислительной техники и предназначено для непрерывного отсчета астрономического времени (функция час), для фиксации зара-. нее заданного момента времени (функция компаратор), для измерения истекшего времени работы процессора (функция таймер процессора) и для формирования продвигающих импульсов с заданной частотой следования, предназначенных для продвижения интервального таймера, и может быть применено в ЭВМ любого класса, например, s

EC ЭВМ, а также в мультипроцессорных системах.

Цель изобретения — расширение области применения устройства за счет синхронизации часов в мультипроцессорных системах и повышение точности формирования временных интервалов продвижения интер- 20 вального таймера, На фиг.1 изображена структурная схема устройства; на фиг,2 — структурная схема блока управления; на фиг.3 — функциональные схемы блока предсказания переносов и блока предсказания четности байтов; на фиг.4 — функциональная схема блока синхронизации часов.

На фиг.1 — 4 приняты следующие обозначения: 30

1 — первый двунаправленный коммутатор;

2 — второй двунаправленный коммутатор;

3 — третий двунаправленный коммутатор;

4 — первый счетчик;

5 — блок управления;

6 — блок сравнения;

7 — блок памяти информационных раз- 40 рядов.

8 — блок памяти контрольных разрядс в;

9 — коммутатор;

10 — регистр;

11 — блок предсказания переносов; 45

12 — блок предсказания четности байтов;

13 — таймер;

14 — блок формирования сигналов состояния устройства; 50

15 — элемент свертки по модулю два;

16 — блок синхронизации часов;

17 — второй счетчик;

18 — элемент ИЛИ;

19 — элемент И-НЕ; 55

20 — дешифратор;

21 — первая группа входов-выходов коммутатора 1, группа входов-выходов задания времени устройства, 22.— первая группа входов — выходов коммутатора 2, группа входов — выходов контрольных разрядов;

23 — первая группа входов — выходов вместе с входом--выходом разряда контроля четности коммутатора 3, группа входов-вы-. ходов сигналов состояния вместе с входомвыходом разряда контроля четности устройства;

24 — вход начальной установки устройства и блоков 14, 16;

28 — выход запроса блока 14, второй вход элемента 18;

26 — выход конца операции внешнего обмена блока 5 и устройства;

27 — выход ошибки устройства и выход ошибки записи/чтения блока 14;

25 — выход запроса устройства, выход элемента 18;

29 — группа выходов состояния блока 14, соответствующие входы элемента 15; соответствующие входы — выходы второй группы входов — выходов коммутатора 3;

30 — вход — выход разряда контроля четности второй группы информационных входов — выходов коммутатора 3, выход элемента 15;

31 — группа разрядных выходов счетчика 4, группа информационных входов блока

7, первая группа входов блока 12;

32 — группа выходов блока 11, вторая группа входов блока 12;

33 — второй выход блока 11, вход фиксации переноса блока 16;

34 — первый выход блока 11, вход фиксации переполнения блока 14;

35 — вторая группа выходов блока 12, вторая группа информационных входов коммутатора 9;

36 — первая группа выходов блока 12, вторая группа входов блока 6;

37 — управляющий вход блока 14, пятый выход блока 5;

38 — управляющий вход блока 16, восьмой выход блока 5;

39 — управляющий вход коммутатора 9, седьмой выход блока 5;

40 — управляющий вход блоков 7 и 8, шестой выход блока 5

41 — группа адресных входов блоков 7, 8, вход дешифратора 20, группа адресных выходов блока 5;

42 — выход неравенства блока 6, вход блокировки записи блока 5;

43 — вход разрешения счета счетчика 4, первый выход блока 5;

44 —. вход управления передачей информации коммутатора 3, четвертый выход блока 5;

5 1817085 6

73 — выход счетчика 17, вход разреше45 — вход запрета коммутаторов 1, 2, 3, ния счета таймера 13;

74 — выход таймера, вход фиксации имвторой выход блока 5;

46 — вход управления передачей информации коммутаторов 1, 2, 3, третий выход пульсов продвижения интервального таймера блока 14; . -: 75- первая группа тактовых входов бл6ка 16; соответствующие входы группы вхо. блока5; .: 5

47 — вторая группа тактовых входов устройства;

48 — вторая группа тактовых входов бло- дов 52;

77- узел внутреннего управления блока

50 — первая группа входов задания начальных условий устройства;

78 — узел сравнения блока 5;

51 — группа входов задания начальных

79 — узел формирования адресных сиг15 нэпов блока 5;

80 — элемент И в блоке 5; условий блока 5;

52 — первая группа тактовых входов ус-. тройства и блока 5;

53 — вход задания операций внешнето ..;:.. 81, 82 — выходы сигналов СПАДР1, обмена устройства и блока 5; ..:: .:... :-:".:: СПАДР2 узла 77, соответствующие входы

54, 55, 57. 59, 60 — труппы тактовых ... узла 76; входов соответственно второго "счетчика, 20 ., - 83, 84, 85 — выходы сигналов1МОЧСБ, таймера, блока 14, первого счетчика и.реги- 1ЗПБОВ, СБРОС узла 76, соответствующие стра, коммутаторов1,2,3,соответствуещие" :: входы элемента 80 (сигналы МОЧСБ, тактовые входы группы входов 47;... - .:. 3ПБОВ) и узла 77 (сигнап ЗПБОВ) и разряд

56 — группа входов:задайия начальных . выхода 37(сигнал СБРОС); условий блока 14; . .. ..,::: -:,,:, ." 25 : . 86 — группа адресных выходов узла 76, 58 — вторая группа тактовых входов 0rio- "::: первая группа входов узла 78, вторая группа ка 16; .. ...: -:..: - -::,.;:: входов которого соединена с rpynnoA адрес61 — счетный вход счетчика 17, девятйй ных выходов узла 79 и с группой адресных выход блока 5;::::::::.::,: :: -.:,::. выходов 41;

62 — вгорая группа задания начальных 30

87- выход сигнапа1ТСП узла 78, соответусловий устройства, группазадания началь- .. ствующий вход узла 77; ных условий блока 16;:.:.. - . .::,:: ::": 88 — выход сигнала Е1ЯАМД узла 77, 63, 64 — входы соответственно контроля: .. соответствующий вход узла 76, соответствусинхронизации и синхронизации часов уст-" — ющий разряд выхода 40; ройства, входы соответственно койтроля: 35 . 89 — выход сигнала тМ/ВРАМД узла 77, синхронизации и синхронизации блока 16„ ": соответствующий. разряд выхода 40;

65, 66 — выходы соответственно контро- ..: .:- 90, 91 — выходы сигналов УПР УПР узла ля синхронизации и сййхронизации" часов : 77; разряды выхода 39; устройства, выходы соответственно:контро -: —: 92, 93 — выходы сигналов БЗПзБЗП узла ля синхронизации и синхронизации блока 40 77,:соответствующие разряды выхода 37;

16;, - :. :: :: :;-: .-:. - 94, 95 — выходы сигналов АДР1, АДР2

67 — выходрассинхронизацииблока16; .:. узла 79, соответс гвующие входы узла 77, соответствующий вход элемента 15, соот - ..-::, соответствующие разряды выхода 37; ветствующий вход-выход- второй группы: :, 96„97 — выходы сигналов РКМ2дРТП2 информационных входов-выходов комму-" 45 узла 79, соответствующие разряды выхода татора 3, первый вход элемента.18; -.

68 — выход состояния часов блока 16, соответствующий вход элемента 15, соот37;

98, 99 — выходы сигналов РЧС2, РЧС ветствующий вход-выход второй группы:- узла 79, соответствующие разряды выхода информационных входов-выходов комму- 50 38; татара 3, первый вход элемента 19; -:: .:. - :: . 100- выход сигнала РЧС1 узла 79, соот69 — второй вход элемента 1 9, выход ветствующий вход элемента 80; дешифратора 20, : - -::. ", . - -,.... 101 — первая группа тактовых входов

70 — счетный вход счетчика 4:, выхоД" узла 76, тактовых сигналовтТТ2-С1пТТ4-С2, элемента 19, вход блокировки блоков 11, 12; 55 РТИ.1П1, ТТ5 — С1; РТИ2В, Т5БОВ, соответ71 — вторая группа информационных : ствующие входы группы входов 52; входов-выходов коммутатора 3 без входавыхода разряда 30 контроля четности;

72 — выход равенства блока 6, вход фиксации ошибки блока 14;

102 — вторая группа тактовых входов узла 76 тактовых сигналов С1БОВД, тС2БОВД,-тТИ2-С2,1ТИЗ-С2, соответствующие входы группы входов 48; ка 5; .:: .: : . 76 — узел управления внешним обменом

49- вход запуска устройства и.блока.5; 10 блока 5;

1817085

103 — группа тактовых входов узла 78 тактовых сигналов СИ2 — БОВ СИ4 — БОВ, соответствующие входы группы входов 48;

104 — вторая группа тактовых входов узла 77 тактовых сигналов. СИ4 — БОВлСИ6—

БОВ, соответствующие входы группы входов 48;

105 — группа тактовых входов узла 79 тактовых сигналов СИ1-БОВцСИ6-БОВ, соответствующие входы группы входов 48;

106 — первая группа тактовых входов узла 77 тактовых сигналов ТЗБОВ,iT450B, соответствующие входы группы входов 52;

107 — выход элемента 80, соответствующий разряд выхода 38;

109, 110- выходы сигналов РЕ1РДдЗРД узла 76. соответствующие разряды выхода

46;

111, 112 — элементы И в блоке 11;

113, 114, 115, 116 — элементы И в блоке

11;

117 — узел формирования сигналов четности в блоке 12;

118, 119 — коммутаторы в блоке 12;.

120 — выход предсказанных сигналов четности байтов узла 117;

121-128 — триггеры в блоке 16;

129, 130 — элементы ИЛИ в блоке 16;

131, 133 — элементы И-НЕ в блоке 16;

132 — элемент ИЛИ вЂ” НЕ в блоке 16;

134 — буферный элемент И в блоке 16;

135, 136. 137, 147 — элементы И в блоке

16;

138, 141, 139, 142 — элементы НЕ в блоке

16;

140 — элемент И-НЕ в блоке 16;

143 — буферный элемент ИЛИ в блоке

16;

144 — буферный элемент И вЂ” НЕ в блоке

16;

145 — элемент 2И вЂ” ИЛИ в блоке 16;

146 — буферный элемент И в блоке 16;

148 — 167 — связи между элементами и триггерами в блоке 16.

Идентификаторы сигналов, приведенные над соответствующими связями на фиг.2 — 4, соответствуют принятым идентификаторам (обозначениям) этих же сигналов (и связей) в прототипе.

Цифры около групп входов и выходов на фиг.3 обозначают номера разрядов или входов и выходов, Обозначение (К вЂ” 1) на фиг.4 обозначают количество разрядов входов 63 и 64, где К— количество процессоров в мультипроцессорной системе.

Двунаправленные коммутаторы 1, 2, 3 предназначены для подключения устройства к общей магистрали центрального процессора и организации обмена

10 информацией с центральным процессором

ЭВМ, По структуре и функционированию коммутаторы 1, 2, 3 идентичны одноименным коммутаторам прототипа и могут быть построены на микросхемах типа KM500PG3 или КС1543ИР1. Коммутаторы 1, 2, 3 функ-, ционируют следующим образом . При установке на входе 45 логического нуля обеспечивается запрет записи информации с любой группы входов-выходов коммутаторов во внутренний регистр, При установке на входе 45 логической единицы обеспечивается запись информации во внутренний регистр коммутаторов 1, 2, 3 с первой или

15 второй группы информационных входов выходов коммутаторов(в зависимости от управляющих сигналов на входе 46, 44) под действием тактовых импульсов на тактовых входах 60. Группа 60 тактовых входов состо20 ит из двух тактовых входов, на первый из которых подается тактовый сигнал С1БОВ, фиксирующий входную информацию, а вто рой — сигналтС2БОВ, фиксирующий информацию для передачи на выходы, При

25 установке на разряде 109 выхода 46 логического нуля передача информации на входы— выходы со входов внутреннего регистра блокируется. При логической единице на разряде l09 и логическом нуле на разряде

30 110 обеспечивается передача информации со второй группы информационных входов— выходов на информационные входы внутреннего регистра для записи в регистр, и передача информации с выходов внутрен35 него регистра на первую группу информационных входов-выходов коммутаторов, а при логической единице на разряде 109 и логической единице на разряде 110 обеспечивается аналогичная передача информации в

40 обратном направлении.

Первый счетчик 4 предназначен для промежуточного запоминания значений часов, компаратора, таймера процессора, и для модификации (счета) указанных значе45 ний. Счетчик 4 может быть реализован, например, на микросхемах типа КМ500СТ2 или КС1543ИЕ1. Счетчик 4 функционирует следующим образом. При логическом нуле на входе 43 счетчик 4 устанавливается в

50 режим записи кода с информационной группы входов под действием тактовых сигналов на входах 59, При логической единице на входе 43 счетчик 4 устанавливается в режим счета при логической единице на входе 70

55 или — в режим хранения при логическом нуле на входе 70.

Блок 5 управления (фиг.2} предназначен. для формирования управляющих сигналов для всех узлов и блоков устройства, для формирования адресов часов, коммутатора и

1817085

10 таймера процессора в требуемый времен- установленного на входах 31 (на выходе 34). ной промежуток времени и для формирова- Блок предсказания переносов может быть . ния сигнала конца операции внешнегб построен на элементах И 111, 112, 113, 114, обмена на выходе 26, 115, 116 (фиг,3), Структурная схема блока 5изображена 5 Структура и функционирование блока на фиг.2. Блок 5 содержит узел 76 управле- 11 идентичны структуре и функционирова-. ния внешним обменом, узел 77 внутреннего нию одноименного блока прототипа с теМ управления,узел78сравнения,узел 79фор- отличием, что дополнительно введен элемирования адресных сигналов, элемент 80 мент И 113 со связями и выход 33. ФункциИ. 10 онирование блока 11 однозначно

Структурная схема блока 5 отличается: поясняется функциональной (логической) от структурной схемы блока управления. схемой на фиг.3 и нетребуетдополнительпрототипа наличием дополнительного эле- ных пояснений. мента 80 со связями 107, 84, 83, 100 и выхо- Блок 12 предсказания четности байтов да 38 с разрядами 107, 98, 99. Блок "5 (фиг.3) предназначен для формирования поуправления 5 функционирует так же как и байтных сигналов четности (на выходах 36) блокуправления прототипастем отличием, для кода, установленного на входе 31 и что на выходе 38 формируется набор сигна-: предсказанных побайтных сигналов четно îB РЧС,-РЧС2,(РЧС1р ЗПБОВ МОЧСБ).:- сти (на выходах 35) для кода, установленноБлок 6 сравнения предназначен для 20 го на входе 31 после его модификации. Блок сравнения значений контрольных разрядов 12 содержит узел формирования сигналов с группы выходов регистра 10 и с группы: четностей, коммутаторы 118, 119, На выходе выходов 36 для формирования сигнала ра- .. 36 формируются побайтные сигналы четно.венства (на выходе 72) или сигнала неравен- стей для кода, установленного на входе 31. ства (на выходе 42), : 25 На выходах 120 формируются предсказанБлок 7 памяти информационных разря- ные сигналы четности для каждого байта дов и блок 8 памяти контрольных разрядов кода, установленного на входе 31, т,е. предпредназначены для хранения кодов теку- . полагается, что к значению кода каждого щих значений часов (компаратора, таймера... байта (в младший разряд байта) прибавлена процессора) и контрольных кодов значений 30 единица и для полученного кода — суммы побайтных сигналов четности кодов теку- - формируется предсказанный сигнал четнощих значений часов (компаратора, таймера: сти на соответствующем выходе 120, Узел . процессора), Блоки 7, 8 функционируют сле-, - 11? может быть построен на элементах ПЗУ, дующим образом, При нулевом коде на раз- соответствующим образом закодированных ряде 88 входа 40 выходы блоков 7, 8 35 (как в прототипе). блокируются, а при единичном коде на раз-,ряде 88 и нулевом коде на разряде 89 входа В зависимости от наличия или отсутст40 на выходы блоков 7, 8 считывается ин- вия переноса в байт кода на соответствуюформация, хранимая в блоках по адресу, код щий выход 35 передается сигнал либо с которого установлен на входах 41. При еди- 40 соответствующего входа 120, либо с соотничном коде на разряде89 входа40 в блоках: ветствующего входа 36, В том случае, когда

7, 8 осуществляется операция записи по ад- код на входе 31 не модифицируется, наприресу, код которого установлен на входах 41.. :мер; при режиме "Стоп" часов, на входе 70

Коммутатор 9 предназначен для пере- устанавливается нулевой код, поддействидачи контрольных кодов сигналов четности 45 ем которого на выходах 32 устанавливается . с группы выходов блока 8 (при коде íà раз- нулевой код (означающий отсутствие riepeрядах 90, 91 входа 39, равном 10) или с носов), а на выходы 35 передается код со группы выходов 35 (при коде на разрядах 90, входов 36, Структура блока 12 отличается от

91 (входа 39, равном 01).. структуры одноименного блока прототипа

Регистр 10 предназначен для времен- 50 наличием дополнительного коммутатора ного хранения контрольных кодов сигналов ". 1 18. четности, передаваемых с выходов блока 8 Так как введение элемента И 113 в блок или выходов 35 блока 12. 11 и коммутатора 118 в блоке 12 обусловлеБлок 11 предсказания переносов(фиг.3) но наличием признака — связи 70, то авторы предназначен для формирования сигналов..55 считают нецелесообразным описывать побайтных предсказанных переносов на структуру блоков11 и12 в формуле изобревыходах 32, предсказанного сигала пере- тения, носав32-ойразрядкода,установленногона: - Таймер 13 предназначен для формировходах 31 (на выходе 33) и предсказанного вания 1/300 секунды для продвижения инсигнала переноса иэ нулевого разряда кода, тервального таймера.

1817085

30

50

Блок 14 формирования сигналов состояния устройства предназначен для формирования следующих сигналов состояния: количество импульсов частотой 1/300 секунды. прерывание от таймера процессора, прерывание от компаратора, легкая ошибка устройства, тяжелая ошибка устройства, сигнал запроса, сигнал ошибки записи/чтения.

Блок 16 синхронизации часов предназначен для формирования сигнала контроля синхронизации часов, сигнала синхронизации часов, сигнала рассинхронизации часов, сигнала состояния часов, На фиг.4 изображена (в качестве примера) функциональная схема блока 16. Блок 16 может содержать восемь триггеров 121, 122, 123, 124, 125, 126, 127, 128, два элемента ИЛИ 129, 130, три элемента И-НЕ 131, 133, 140, четыре элемента И 135, 136, 137, 147, четыре элемента НЕ 138, 139, 142, 141, элемент ИЛИ вЂ” НЕ 132, элемент 2И вЂ” ИЛИ

145, буферные элементы И 146, 134, ИЛИ

143, И вЂ” НЕ 144. С помощью триггера 121 и входов 151, 152 включается или выключаетсА контроль синхронизации часов. При установке на входе 151 логической единицы в триггере 121 запоминается логическая единица под действием тактовых сигналов

-тТИ2 — С2 (на входе С1) итСИ1-БОВ, которая устанавливается на выходе 148, разрешая устанавливать (разблокируя) триггер 128.

Все триггеры 121 — 126, 128 идентично функционируют, При установке на входах R логического нуля осуществляется сброс триггеров под действием тактовых сигналов на входах С1 и Сф, При этом на выходах F нулевые коды устанавливаются только при действии тактового сигнала на входе С2, При установке на входе Е логического нуля, а на входе R логической единицы триггера переходят в режим хранения. При установке на входе Е и R логической единицы в триггерах запоминается код, установленный на входе D, При этом запомненный код передается на выход F только при действии тактового сигнала на входе С2. Триггеры

121 — 126, 128 могут быть реализованы на микросхемах КС1543ТМ2 или КМ500ТТ2.

Триггер 127 функционирует аналогично описанным триггерам с тем отличием, что по входам и реализуется функция 2И-ИЛИ, Триггер 127 идентичен микросхеме

КМ500ТТ или КС1543ТМ1.

При блокировке триггера 128 (при логическом нуле на входе 148) на выходе 67. устанавливается (под действием тактовых сигналов СИЗ-БОВ и СИ4 — БОВ на входах

С1 и С2) логический ноль, не влияющий на функционирование устройства. Для этого на входах 151. 152 устанавливается код 01, С помощью триггера 122 осуществляется включение или выключение синхронизации часов. При установке на входе 153 логической единицы в триггер 122 записывается логическая единица (под действием тактовых сигналов",ТИ2 — С2,- СИ1 — БОВ на входах С1, С2, На выходе 149 устанавливается логическая единица, означающая, что синхронизация часов включена, Элемент И

135 разблокировывается и сигнал синхронизации (логический ноль). поступающий на разряды входа 64 хотя бы от одного из (k — 1) других процессоров поступает (при отсутствии рассинхронизации) через вход 160 элемента 135 на выход i 62 в момент появления сигнала логической единицы на разряде 107. входа 38 (т.е, в момент записи (установки) нового значения часов, т,к. на выходах 83, 84, 100 (фиг.2) устанавливаются логические единицы и, следовательно, устанавливается логическая единица на выходе 107 именно в момент записи (установки) нового значения часов). Так как в этот же момент устанавливается логическая единица и на разряде 98 входа 38, то в триггер 127 под действием тактовых сигналов СИЗ-БОВ, СИ4 — БОВ на входах С1, С2 записывается логический ноль, так как на входе 162 устанавливается логический ноль и на,выходе 68устанавливается логический ноль, означающий, что часы запущены в момент установки нового значения часов вследствие совпадения этого момента с моментом появления импульса синхронизации на входе 64. Если в момент записи (установки) нового значения часов сигнал синхронизации на входе 64 отсутствует, то на входе 160 и выходе 162 устанав40 ливается логическая единица и в триггер

127 записывается логическая единица, которая устанавливается на выходе 165 и на выходе 68, т.к. на выходе (входе) 164 также устанавливается логическая единица. Логическая единица на выходе 68 означает, что часы установлены, но переведены в режим

"Стоп". Логическая единица на выходе 68 сохраняется до тех пор, пока íà входе не появится импульс синхронизации (логический ноль), который при логической единице на разряде 99 передается на выход 68 через элементы 136, 145 сразу без задержки, а через элемент 135 и выход 162 переводит триггер 127 в нулевое состояние под действием тактовых сигналовСИЗ-БОВ и СИ4БОВ. Передача логического нуля на выход

68 через элемент 136 без задержек необхо-. дима для того, чтобы до появления тактовых сигналов СИЗ-БОВ и тСИ4-БОВ подготовить первый счетчик для модификации (сче13

1817085 та), а блоки 11, 12 — для соответствующего единице на разряде 99, то на входе 161 формирования сигналов четности. При по- установится логическая единица, которая явлении логического нуля на входе 160 и 162 под действием тактовых сигналов;СИЗв момент, когда на разряде 99 входа 38 БОВ(навходеС1)и СИ4 — БОВ(навходеС2) установлен логический ноль,. логический 5 запоминается в триггере 125, При этом ченоль на выходе 68 установится только после рез элемент ИЛИ вЂ” НЕ 132 сигналами с входа записи логического нуля в триггер 127 со 33, а затем с выхода 159 (F) триггера 122 входа 162; так как логическая единица уста- предотвращается сброс триггеров 123, 124, новлена на входе 167 через элемент HE 138. если они установлены или установятся в

При логическом нуле на разряде 98 триггер 10 единичное состояние в течение двух микро127 находится в режиме хранения. Пока на секунд (до третьего появления логической входе 64 сигнала синхронизации часов не единицы на разряде 99), При этом логичепоявляется логический ноль, на выходе 162 ская единица со входа 159 перезапоминаетудерживается логическая единица, которая ся с йоявлением второго сигнала логической всякий раз при появлении логической еди- 15 единицы на разряде 99 в триггер 126, т.к, на ницы на разряде 98 подтверждает единич- тактовые входы С1, С2 триггера 126 дейстное состояние триггера 127 и выхода 68 вуют тактовые сигналы(CI43 — БОВ и СИ4благодарялогическойединицена входе166.. БОВ. С появлением третьего сигнала

В нулевое состояние триггер127 переводит- логической единицы на разряде 99, на входе ся и при записи в триггер 122 логического 20 Е триггера 128 (через элемент И 147) появнуля (отключения синхронизации) путем ус- ляется сигнал (логическая единица) разретановки на входах 153, 154 кода 01, т.к. на щения записи в триггер, Если не более чем входе 162 в этом случае устанавливается за одну микросекунду до появления сигнала логический ноль. Логический ноль на выхо- (логической единицы) на входе 33 или в теде 68 означает, что часы идут.. 25 чение одной последующей микросекунды

Контроль синхронизации часов осуще- пока на выходе 159 установлена логическая ствляется через вход 63. Сигнал контроля . единица или в течение третьей микросекунсинхронизации (логическая единица) на вы- ды йока на выходе 163 установлена логичеходе150появляется,когданавсехразрядах. ская единица на входе 63 контроля входа 63 установятся все логические едини- 30 синхронизации появится единичный код на цы. Достаточно появиться сигналу контроля . время не менее 40 нс, то триггеры 123, 124 синхронизации на выходе 150 на время дей- установятся в единичное состояние и будут ствия тактовых сигналовтС15БОВД, удерживаться в таком состоянии до окончат С2БОВД (в сумме 40 нс), чтобы триггеры: ния третьей микросекунды. При этом на выбыли переведены в единичное состояние и 35 ходе 157 элемента 140 устанавливается сохраняли эти состояния не более чем в . логический ноль,. который записывается в течение одной микросекунды до появления триггер 128 под действием тактовых сигналогической единицы на разряде 99, если, лов-СИЗ вЂ” БОВ,тСИ4 — БОВ и на выходе 67 при этом на входе ЗЗ не появится логиче- устанавливается логический ноль, означаюская единица, то триггеры 123, 124 сбрасы- 40 щий, что рассинхронизации часов нет. Если ваются благодаря установке логического в течение указанных трех микросекунд имнуля на выходах элементов 131, 133 и axo- . пульс контроля синхронизации на выходе дах R триггеров 123, 124. Тактовые сигналы . 150 не появляется, то на входе 157 удержиТЗБОВ и Т4БОВ на группе входов 75 необ- вается логическая единица, которая записыходимы для согласования действия такто- 45 вается в триггер 128, а на выходе 67 . вых сигналов С1БОВД (на входе С1 устанавливается логическая единица, ознатриггера 123 и на входе С2 триггера 124) и чающая, что часы рассинхронизированы., С2БОВД (на входе С2 триггера 123 и на После появления единичного сигнала на входе С1 триггера 124) с моментом возмож- входе 33 и записи его (через элемент И 137) ного появления сигнала логической едини- 50 в триггер 125 на выходе 158 триггера 125 цы на входе ЗЗ. Фиксация единичных устанавливается логическая единица, котосостоянийтриггеров123,124осуществляет- рая формирует (через элемент 144) сигнал ся благодаря наличию обратной связи выхо- (логический ноль) синхронизации часов на да F через элементы НЕ 139, 142 со входом выходе 66, и (через элемент 143) сигнал (лоF триггеров 123, 124. При нулевом состоя- 55 гическую единицу) контроля синхронизации нии триггеров123, 124 на выходах155; 156 часов на выходе 65, Сформированные на устанавливается логический ноль, а на вы- выходах 65, 66 сигналы удерживаются в теходе 157 — логическая единица. Если на вха- чение одной микросекунды, т.к. через одну де 33 появится логическая единица, а она микросекунду (при РЧС2 = 1) на входе 33 может появиться только при логической установится уже логический ноль. который

1817085

16 записывается в триггер 125 и на выходах

158, 65 устанавливается логический ноль, а на выходе 66 устанавливается логическая единица, При этом логическая единица с выхода 159 успевает перезаписаться в триггер 126, Однако к концу второй микросекунды (с момента появления логической единицы на входе 33) на входе 159 установится логический ноль, который записывается в триггер 126 с появлением третьего сигнала (логической единицы) на разряде

99, т.е. триггеры 125, 126 переходят в исходное состояние. При этом состояние триггера

128 и выхода 67 может удерживаться в течение более чем одной секунды до появления нового сигнала на входе 33 или в триггере

128 и на выходе 67 может быть установлено нулевое состояние после установки триггера 121 в нулевое состояние. После установки триггера 121 вновь в единичное состояние цикл контроля синхронизации повторяется, Сигналы синхронизации на выходе 66 и контроля синхронизации на выходе 65 формируются при условии установки на входе 168 логической единицы. При установке на входе 168. логического нуля выходы 65, 66 блокируются, т.е. часы отключаются от микропроцессорной системы.

При этом синхронизация их и контроль синхронизации может быть сохранен.

Второй счетчик 17 предназначен для формирования сигнала (на выходе 73) через каждые 256 мкс. Счетчик 17 — восьмиразрядный и может быть построен, например, на микросхемах типа КМ500СТ2 или

КС15433ИЕ1. Счетчик 17 функционирует следующим образом, При установке на входе

61 логической единицы счетчик 17 переходит в режим счета и к содержимому счетчика, прибавляется единица под действием тактовых сигналов на входах 54. В момент, когда счетчик должен обнулиться при появлении логической единицы на входе 61, на выходе также появляется логическая единица, На выходе 69 дешифратора 20 появляется логическая единица, если на выходе 41 устанавливается код адреса часов или компаратора, Дешифратор 20 представляет собой стандартный узел.

Устройство работает следующим образом.

В исходном состоянии на входы 47, 52 не поступают тактовые сигналы, После включения электропитания по последовательным цепям сброса, не показанным на чертежах, во все триггерные и регистровые элементы памяти заносятся нулевые коды.

На входах 53, 62 устанавливается нулевой код. На входах 50 устанавливаются требуемые коды начальных условий. На вход 49 подается запускающий сигнал, представляющий импульсы длительностью 500 нс, поступающие на вход 49 с периодичностью 1 мкс. Затем осуществляется запуск тактовых

5 сигналов на входах 47, 52. На вход 47 начинают поступать тактовые сигналы задающей серии — 7С1БОВ (7С1БОВД), т С2БОВ (С2БОВД), основной серии — тСИ1 — БОВ, тСИ2 — БОВ, тСИЗ вЂ” БОВ, т СИ4 — БОВ, СИ610 БОВ, процессорной серии — rÒÈ2 — С2, ТИЗС2. На вход 52 начинают поступать тактовые сигналы вспомогательной основной серии—

7ТЗБОВ, Т4БОВ,.тТ55ОВ и вспомогатель- ной процессорной серии — ТТ2 — С1, ТТ415 С2;> ТТ5 С1,. РТИ1П1, РТИ2В. Сигналы

- С1БОВ (1С1БОВД) и тС2БОВ (С2БОВД) представляют собой импульсы длительностью меньшей 20 нс и большей 10 нс, поступающие каждый на "свой" тактовый вход с

20 периодичностью 40 нс, При этом, при отсутствии импульсаС1БОВ (С1БОВД) появляется импульс С2БОВ (7С2БОВД) и наоборот.

Сигналы СИ1 — БОВ, СИ2 — БОВ, СИЗ вЂ” БОВ, 7 СИ4 — БОВ, тСИ5-БОВ, тСИ6 — БОВ пред25 ставляют собой сигналы, длительностью такой же, как и сигналы С1БОВ (C250B), поступающие последовательной каждый на

"свой", соответственно, первый, второй, третий, четвертый, пятый, шестой тактовые

30 входы, Периодичность поступления каждого импульса на "своем" тактовом входе равна 120 нс. При этом импульс rCVIi — БОВ появляется на i-ом тактовом входе через 20 нс после начала появления импульса СИ

35 (i — 1) — БОВ на (i — 1)-ом тактовом вхбде, Сигналы тТИ2-С2 и ТИЗ-С2 соответствуют сигналам 1СИ2-БОВ итСИЗ вЂ” БОВ, но появление импульсовтТИ2-С2 и ТИЗ вЂ” С2 не синхронизировано с появлением импульсов СИ2—

40 БОВ и1СИЗ-БОВ, По этой причине моменты появления импульсов ТИ2 — С2 могут совпадать с моментами появления импульсов т СИ2-50В или т СИ4 — БОВ, СИ6 — БОБ, а моменты появления импульсов1СИЗ-С2 могут

45 совпадать с моментами появления импульсов1СИ1-50В, тСИЗ вЂ” БОВ, СИ5-БОВ. Сигнал 1 СИ5 — БОВ в устройстве не используется, Сигналы T350B,тТ4БОВ, Т5БОВ пред50 ставляют собой импульсы длительностью 40 нс, поступающие каждый на "свой" тактовый вход с периодичностью 120 нс. При этом импульстТЗБОВ действует во время действия импульсов СИ2 — БОВ, 7СИЗ-БОВ, им55 пульс тТ4БОВ действует во время действия импульсов 7СИЗ-БОВ, СИ4 — БОВ, импульс r Т5508 действует во время действия импульсов 7СИ4-БОВ, СИ5 — БОВ. Тактовые сигналы Т1БОВ, Т2БОВ,тТ6БОВ в устройстве не используются.

1817085

Сигналы ТТ2 — С2,тТТ4 — С2, TT5 — С1 ана-. . — код чтения часов (КЧЧ) — для чтенйя логичны сигналам -гТ2БОВ, Т4БОВ 1Т5БОВ, значения чаСов; но формируются асинхронно, т.е.- сигналы. - :.. -: — код чтения компзратора (КЧК) — для

? ТТ2-С2 (Н Т4 — С2) могут совпадать по вре- .. чтения значения: компарзтора; мени появления с сигналамй .Т2БОВ, 5.. — код чтейия тайе ерз пр6цессорз (КЧТ)

Т4БОВ, «Ò6608, а сигнал «ТТ5-С1 может., — для чтейия значения таймера процессора. совпадать с сигналами Т1БОВ, «ТЗБОВ,:..: . При этом, при установке на входах 53

1Т5БОВ..:: ...: .:. :::;::. кодов КЗЧ, КЗК; ХЗТ на входах/выходах 21

Сигналы РТИ1П1 и1РТИ28 представая- устанавливаются коды значений часов, комют собой импульсы, длительность которых 10 йарзтора таймере 1 роцессора, передаваекратна 120 нс, а периодичность появления - мых из. центрального процессора, а на асинхронна, т.е. моменты появления зара-: "вхоцзх — выходах 22 — их контрольные коды нее,не определейы, т.к. соответствуют мо- четйости, 8 блоке 5, после появления сигнаментам включения (выключения) ла (логической единицы)ВТСП на входе 87 синхронизации центрального процессора 15 узла 77 и появления последовательно сигнапри приостановках его работы в связи с., лов АДР1 и-АДР2 на выходах 94, 95 узла 79

: взаимодействием оперативной памяти с. на выходах 81, 82 появляются в соответствуканалами ввода —,вывода.. . ющей последовательности сигналы

Сигналы тТТ2-С2; 1ТТ4 — С2, «ТТ5-С1, -i СПАДР1 и СПАДР2. Под действием сиг7 РТИ1П1, РТИ28„«ТИ2 — С2,«ТИЗ-С2 необ- 20: нала Е1ЯАМД на входе 88 и кода на входах ходимо испольэоватьдлячастичнойсинхро- . 53 узла 76 и совокупности тактовых сигнанизации работы устройства с работой, "лов на входах 102, 101 узла 76, на выходах центрального процессора при обмене ин- . 44,45,46(разрядах109, 110) узла 76 и блока формацией, что связано с конкретной реа- 5 формируются сигналы в требуемой после. лизацией устройства и его применением, 25 довательности, обеспечивающиезапись коЗатем микропрограммно (с помощью цент- .. дов, установленных на входах-выходах 21, рального процессора) через входы/выходы 22 во внутренний регистр коммутаторов 1, 22, 21 устанавливаются нулевые показания 2. Однако только после появления требуе(нулевой код) часов, компаратора, таймера . мой комбинации сигналов УПР, УПР,«Е2СЧ процессора путем установки на входах 53 30 «1ИЙНАМД, «Е1ЙАМД на выходах 39 (раэпоследовательно, каждый раз после появле-" ряды 90; 91), 43, 40 (разряды 89, 88), обеспения сигнала готовности на выходе 26 кода: чивающих перезапись кодов из внутренних записи показаний, часов, компаратора, тай- регистров коммутаторов 1, 2 в счетчик 4 и мера процессора, Затем на входе 53 уста-. регистр 10 и далее в блоки памяти 7, 8, под навливается код чтения .часов и, после 35 действием сигнала тСПАДР2 на входе 82 появления сигнала готовности на выходе 26, узла 76 на выходе 26 появляется сигнал (лона вход 24 подается сигнал сброса (СБР- гическая единица) конца операции внешнеТОШЗП) длительностью 120 нс. Затем íà ro обмена. Параллельно осуществляется входах 53 устанавливается код записи ком- контроль по четности принятых кодов с попаратора и через входы/выходы 21, 22 в 40 мощью блоков 11, 12. Если имеет место компаратор записывается едйничный код. ошибка, то на выходе 72 формируется логиНа выходе 25 и выходе 28 должен поя-. ческая единица, которая под управлением . виться сигнал запроса на прерывание, а на - сигнала«АДР1 на разряде 94 запоминается выходах 29 формируется код с признаком:. "в соответствующем триггере состояния блопрерывания от компаратора. 45. ка 14 под действием тактовых сигналов .

После указанной последовательности . т СИ1-БОВ, тСИ6 — БОВ на входах 57, В реопераций устройство считается приведен- . зультзте на выходе 27 устанавливается ло"ным в исходное состояние, . гическая единица, информирующая, что при

Таким образом, на входах 53 могут уста-. . вынолйении записи произошла ошибка. Занавливаться следующие коды; .:. 50 пйсь кодов в счетчик 4 и регистр 10 осуще— нулевой код — при отСутствий опера-: Ствляется под действием тактовых сигналов . ций внешнего обмейа информацией (с цен-" 1СИЗ вЂ” БОВ; т СИ4-608 дважды, в момент тральным процессором);: : -: "действия сигнала тСПАДР1 и тСПАДР2. На — код записи часов (КЗЧ) — для записи, выходах 65, 66, 67, 68 в рассматриваемом нового значения часов; ": 55 случае установлены логические нули, кото—, код записи компаратора (КЗК) — для . алые не влияют на функционирование счетзаписи нового значения компаратора; - чика 4. — код записи таймера процессора (КЗТ) . Следует заметить, что если имеет место — для записи нового значений таймера: ошибка при записи, то на выходе 42 устанавпроЦ6ссора; . ливается логический ноль, который устанав1817085

20 ливает на выходе 89 узла 77 логическую 1СИ2-60В, СИ4 — БОВ приравенстве кодов единицу, благодаря чему предотвращается адреса на выходе 41 и на выходе 86. На запись ошибочного кода и его контрольного выходе 86 формируется код адреса часов кода в блоки памяти 7, 8. Сигналы (логиче- или компаратора, или таймера процессора ские единицы) АДР1, АДР2 появляются по- 5 в зависимости от кода операции, установследовательно друг за другом на время 120 ленного на входе 53 соответственно КЗЧ, нс каждый (в промежуток времени (СИ1 — КЧЧ или КЗК, КЧК, или КЗТ, КЧТ;

БОВпСИ6 — БОВ) с периодичностью 240 нс. В режиме счета (когда на входах 53 усСигналы СПАДР1, тСПАДР2 идентичны сиг- тановлен нулевой код) на выходах 86 (фиг.2) налам соответственно АДР1, АДР2, но по- 10 также устанавливается нулевой код, В реявляются только при появлении сигнала зультате на выходе 87 и, следовательно, на

ТСП на входе 87 узла 77. выходах 81, 82 устанавливается нулевой

Описанный режим функционирования код. На выходах 44, 45, 46 устанавливается устройства является режимом записи (РЗ). такая комбинация сигналов, при которой

При установке на входах 53 кодов КЧЧ, 15 коммутаторы 1;2,3 отключаются от входовКЧК, КЧТ в устройство начинает функциони- выходов. С каждым появлением сигнала (лоровать в режиме чтения, который отличает- гической единицы) ГИ на входе 49 начинает ся от режима счета, устанавливаемого при формироваться последовательность сигнанулевом коде на входе 53, только тем, что во лов АДР1 на выходе 94 и АДР2 на выходе время действия сигнала тСПАДР1 на выхо- 20 95, а на выходе 41 формируется последовадах 44, 45, 46 блока 5 формируется такая тельно код адреса часов, код адреса компасовокупность сигналов, которая обеспечи- ратора, код адреса таймера процессора. вает запись кодов. считанных из блоков 7, 8 Каждый новый код на выходе 41 удерживаи из выходов 29, 30 во внутренний регистр ется в течение действия сигналовтАДР1 и коммутаторов 1, 2, 3 и выдачу их на входы — 25 v АДР2, Появление сигнала (логической выходы 21, 22, 23 в требуемый момент вре- единицы)зРЧС1(тРЧС2, РЧС) на выходе(размени, определяемый моментом появления . ряде)100совпадаетпо времени с появленитактового сигнала ТИ2-С2. При этом, как и ем сигнала АДР1 (АДР2, АДР1 и АДР2) и в режиме записи, сигнал (логическая едини- установкой на выходе 41 кода адреса часов, ца) на выходе 26 появляется под действием 30 Появление сигнала РКМ2 на выходе (разрясигнала 7СПАДР2 в момент действия такта- де) 96 совпадает по времени с появлением вого сигнала ТТ4-С2. Установка логическо- сигнала1АДР2 и установкой на выходе 41 го нуля на выходе 26 как при режиме записи. кода адреса компаратора. Появление сигнатак и при режиме чтения осуществляется ла РТП2 на выходе (разряде) 97 совпадает через 120 нс в моменты действия сигналов 35 по времени с появлением сигнала тАДР2 и ТТ4 — С2, РТИ2В. установкой на выходе 41 кода адреса таймеВ режиме чтения осуществляется также ра процессора, Сигналы РКМ2, РТП2 упформирование сигнала (логического нуля) равляют фиксацией сигнала переполнения сброса (СБРОС) на выходе 85(см, фиг,2), под .. со входа 34 блока 14 отдельно для компарадействием которого осуществляется сброс 40 тора и таймера процессора. (обнуление) всех триггеров состояния в бло- Сигналы АДР1 и АДР2 на разрядах 94, ке 14, выходы которого соединены с выхо- 95 управляют фиксацией сигнала ошибки со дами 25, 29, т.к, коды указанных триггеров входа 72 блока 14 отдельно соответственно записываются во внутренний регистр ком- после чтения информации из блока 7 и по- . мутатора 3 для передачи в центральный 45 сле модификации кода в счетчике 4. процессор для хранения и анализа. Сигналы БЗП, БЗП на разрядах 92, 93

Параллельно осуществляется запись в управляют фиксацией сигнала ошибки со соответствующие разряды внутреннего ре- входа 72 блока 14 отдельно при режиме загистра коммутатора 3 кодов с выходов 67, 68 писи и устройстве и при режиме счета, блока 16 для анализа их с целью определе- 50 B режиме счета (так же как и чтения) в ния наличия (или отсутствия) рассинхрони- течение действия сигнала АДР1 осуществзации часов и состояния часов. С выхода 30 ляется чтение кодов из блоков 7, 8 и запись в контрольный разряд внутреннего регист- их в регистр 10 и счетчик 4 под действием ра коммутатора 3 записывается код значе- тактовых сигналов СИЗ вЂ” БОВ, СИ4-БОВ ния четности для кода на входе-выходе 71 55 благодаря установке соответствующей комдля контроля достоверности передачи кода . бинации управляющих сигналов на выходах состояния с первой группы входов-выходов 39, 40, 43. Состояние выхода 70 может быть коммутатора 3 в центральный процессор, произвольным. На выходах 36 формируется

Сигнал ТСП на выходе 87 узла 78 фор- контрольный код, который сравнивается с мируется под действием тактовых сигналов контрольным кодом с выходов регистра 10.

22

1817085

Сигнал ошибки (если он появился) фиксируется со входа 72 и передается на.выход 27.

В течение действия сигнала АДР2 осущест- вляется модификация (счет) кодов, запомненных в счетчике 4 и запись в регистр 10 5 предсказанного контрольного кода со входов 35 под действием тактовых сигналов . СИЗ-БОВ, у СИ4-БОВ благодаря установке на выходах 39, 44 соответствующей комется единица под действием тактовых сигналов СИЗ-БОВ, rCM4 — БОВ. При этом счетчик 17 обновляется. Когда на входе 73 появится 13-й по счету сигнал, на выходе 74 также появится сигнал (логическая единица), который зафиксируется в блоке 14 КбкI сигнал продвижения интервального тайМ-" ра под действием тактовых сигналов1СЙЗ-.

БОВ, s СИ4 — БОВ. При этом на бинации управляющих сигналов. 10 соответствующем выходе 29 устанавливаетПри этом на выходе 70 должна быть установлена логическая единица, 8 случае, когда часы переходят в состояние "Стоп" и их значение модифицировать (считать) так же, как и значение компаратора, нельзя, то. 15 ся логическая единица. При всех случаях фиксации сигналов ошибки на входе 72, сигналов переполнения на входе 34 и сигналов продвижения интервального таймера на входе 74 блока 14, осуществленные при дейна выходе 68 в этом случае устанавливается ствии сигнала, АДР2 и режиме счета устройлогическая единица. На выходе же 69 также ства, на соответствующих выходах 29 и устанавливается логическая единица при выходе 25, 28 устанавливается логическая установке на выходе 41 кода адреса часов единица. Логическая единица на выходе 28 или компаратора. На выходе 70 устанавли- 20 информирует центральный процессор о невается нулевой код, благодаря которому Mo- обходимости обработки байта состояния на дификация кода в счетчике 4 не происходит входах — выходах 71. По сигналу на выходе 28 (т.к. счетчик переходит в режим хранения). центральный процессор "задает" в устройПри этом на выходах 35 формируется конт- стве режим чтения по адресу часов путем рольный код, равный коду на выходах 36, 25 установки на входах 53 кода КЧЧ. В центблагодаря чему обеспечивается правильный контроль ошибок, т,к. на выходах регистра 10 должен быть (при отсутствии ральном процессоре по состоянию соответствующих битов считанного кода состояния с выходов 29, 68, 67 распознаются наличие ошибок) установлен код, равный коду на выошибок, переполнение компаратора и тайходах 36. 30 мера процессора, наличие запросов на проВо всех остальных случаях на выходе 70 движение интервального таймера и количество продвижений, а также состояние часов и признак рассинхронизации часов. устанавливается логическая единица и обеспечивается счет в счетчике 4.

Далее в момент действия тактового сигнала СИ6 — БОВ осуществляется запись в 35

Таким образом, сигнал продвижения блоки 7, 8 кодов с выходов регистра 10 и интервальноготаймера всегда формируется счетчика 4 благодаря формированию соот- с периодичностью Т = 256 х 13 = 3328 мкс= ветствующих сигналов на выходе 40. flpN =1/300 с. этом в блоке 14 под управлением сигнала В прототипе, при установке нового знат АДР2 фиксируется сигнал ошибки с выхо- 40 чения часов возможна потеря максимум 256 да 72 (если он появился) и на соответствую- мкс либо удлинение во времени интервала щем выходе 29 устанавливается логическая . продвижения на максимум 256 мкс. В реединица. зультате точность формирования интерваДалее, с появлением тактового сигнала лов продвижения интервального таймера в тСИ1-БОВ вновь формируются сигналы 45 прототипе находится s пределах +256 —. АДР1дАДР2, но с новым адресом на выхо- -256 мкс. В заявляемом устройстве точность де 41, и алгоритм работы устройства повто- формирования интервалов продвижения ряется. - . интервального таймера находится в предеПри действии сигнала АДР2 и установ- лах долей микросекунды. ки кода адреса часов на выходах 41 на вы- 50 Следовательно, достигается цель изоходе 61 появляется сигнал (логическая бретения — повышение точности формиро-единица) и в счетчике 17 происходит моди- вания временных интервалов продвижения фикация (прибавление единицы) содержи- интервального таймера. мого счетчика 17 под действием тактовых указанный количественный эффект засигналов СИЗ вЂ” БОВ, 7 СИ4 — БОВ. 55 явленного устройства достигается при услоПри появлении на входе 61 256-ro по вии использования прототипа и счету сигнала на выходе 73 переполнения заявленного устройства в одной и той же счетчика 17 также устанавливается сигнаЛ области применения, т.е, в однопроцессор(логическая единица), под действием кото- ной вычислительной системе. B многопророго к содержимому таймера 13 прибавля23

1817085 цессорных вычислительных системах прототип (его структуру) невозможно использовать вследствие еще большего ухудшения точности (до 1 с) формирования интервалов продвижения интервального таймера вследствие необходимости задавать состояние "Стоп" часов, С целью обеспечить требуемую точность формирования интервалов продвижения интервального таймера и обеспечить одновременно синхронизацию часов и контроль синхронизации часов (что необходимо для расширения области применения устройства, т,е. обеспечить возможность применения в мультипроцессорных системах) и введен счетчик 17, элементы 19, 18, дешифратор 20, блок 16.

Синхронизация часов и контроль синхронизации часов может быть выключен (в однопроцессорной вычислительной системе) или включен путем установки соответствующих кодов на входы 62 в произвольный момент функционирующего устройства (см, описание блока 16). Включение (выключениее) осуществляется (в рассматриваемом примере (фиг.4)) в момент. действия тактового сигнала ТИ2 — С2. На вход 63 поступают входные сигналы контроля синхронизации часов, а на вход 64 — входные сигналы синхронизации часов. На выходе 65 формируются выходные сигналы контроля синхронизации часов, а на выходе 66 фор.мируются выходные сигналы синхрониза. ции часов, Каждый раз при записи нового значения часов (при коде КЗЧ на входе 53) и при включении контроля синхронизации и синхронизации часов, часы в устройстве пе. реходят в состояние "Стоп", если в момент записи часов сигнал синхронизации часов на входе 64. отсутствует (см. описание блока

16), При этом на выходе 68 устанавливается логическая единица, под управлением которой в счетчике 4 предотвращается модификация (счет) значений часов и компаратора (см, описание режима счета устройства).

Фиксация состояния "Стоп" часов осуществляется под управлением соответствующей комбинации. сигналов на выходе 38 (см. описание блока 16).

Часы переходят в состояние "идут" из состояния "Стоп", если на входе 64 появится сигнал синхронизации (хоть один логический ноль) или если через входы 62 будет отключена синхронизация часов. В этом случае на выходе 68 устанавливается логи- ческий ноль, обеспечивающий модификацию (счет) часов и компаратора. При появлении сигнала переноса в 32-ой разряд с выхода 33 в блоке 16 осуществляется фиксация сигнала (логической единицы) контро10

30 ронизацию часов и контроль синхрониза35

50

25 ля синхронизации на выходе 65 и сигнала (логического нуля) синхронизации на выходе 66. Сигналы на выходах 65, 66 удерживаются в течение 1 мкс, Если за одну микросекунду до появления сигнала на входе 33 или в течение одной микросекунды в течение действия сигналов на выходах 65, 66 или в течение одной микросекунды после исчезновения сигналов на выходах 65, 66 появится сигнал контроля синхронизации (единичный код) на входе 63, то в блоке 16 фиксируется состояние отсутствия рассинхронизации часов и на выходе 67 фиксируется логический ноль. В противном случае в блоке 16 фиксируется состояние рассинхронизации часов и на выходе 68 устанавливается логическая единица, которая устанавливается на выходе 28, информируя центральный процессор о необходимости обработки байта состояния устройства с входов 71. Точность контроля синхронизации + 1 мкс в заявленном устройстве обусловлена допустимой точностью работы часов, принятой в прототипе и заявленном устройстве.

Таким образом, обеспечивается работоспособность устройства в мультипроцессорных системах эа счет возможности обеспечивать состояние "Стоп" часов, синхции часов. Следовательно, достигается поставленная цель изобретения — расширение области применения за счет применения в мультипроцессорных системах одновременно с достижением дополнительного положительного эффекта — повышение точности формирования интервалов продвижения интервального таймера (см. описание выше).

Формула изобретения

Устройство для отсчета времени, содержащее три двунаправленных коммутатора, первый счетчик, блок управления, блок сравнения, блок памяти информационных разрядов, блок памя-;и контрольных разрядов, коммутатор, регистр, блок предсказания переносов. блок предсказания четности байтов, таймер, блок формирования сигналов состояния устройства, элемент свертки по модулю два, причем группа адресных входов блока памяти контрольных разрядов соединена с группой адресных входов блока памяти информационных разрядов и с группой выходов блока управления, вход запуска которого является входом запуска устройства, вход задания операций внешнего обмена которого соединен с одноимен-, ным входом блока управления, группа входов задания начальных условий которого является соответствующей частью пер25

1817085 вой группы входов задания начальных усло- информационных входов — выходов первого вий устройства, оставшаяся часть входов двунаправленного коммутатора является первой группы входов задания начальных" группой входов — выходов задания кода вреусловий устройства соединена с группой мени устройства, первая группа информавходов задания начальных условий блока 5 ционных входов — выходов второго формирования сигналов состояния устрой- — двунаправленного коммутатора является ства, первая группа тактовых входов блока . группой входов — выходов контрольных разуправления является первой группой такто- рядов устройства, первая группа информавых входов устройства, вход блокировки за-:: ционных входов-выходов вместе с писиблокауправлениясоединенс выходом .10 входом — выходом разряда контроля четнонеравенства блока сравнения, выход равен- -: сти третьего двунаправленного коммутатоствэ которого соединен со входом фиксации ра является группой входов-выходов ошибки блока формирования сигналов со- сигналов состояния вместе с входом — выхостояния устройства, вход фиксации. пере- " дом разряда контроля четности устройства, полнения которого соединен с первым 15 выходошибки которого соединен с выходоМ выходом блока предсказания переносов, . ошибки блока формирования сигналов согруппа выходов которого соединена со вто- стояния устройства, группа выходов состоярой группой входов блока предсказания ния которого соединена с группой входов четности байтов, первая группа входов ко- . элемента свертки по модулю два и входами— торого соединена с группой входов блока 20 выходами второй группы информационных . предсказания переносов, с группой разряд- входов — выходов третьего двунаправленноных выходов первого счетчика и с группой го коммутатора, вход — выход разряда континформационных входов блока памяти ин- роля четности второй группы формационных разрядов, вход записи кото- информационных входов-выходов которого рого соединен с входом записи блока 25 соединен с выходом элемента свертки по памяти контрольных разрядов и с первым модулю два, выходтаймера — с входом фиквыходом блока управления, второй выход: сации блока формирования сигналов состокоторого соединен с управляющим входом: яния устройства, управляющий вход коммутатооа, группа выходов которого сое-: которого соединен с седьмым выходом блодинена с группой информационных входов 30. ка управления, восьмой выход которого яврегистра, а вторая группа информационных ляется выходом конца операции г:.:- ешнего входов коммутатора соединена с второй обмена устройства, вход начальной устагруппойвыходовблокапредсказаниячетно- новки устройства соединен с входом насти байтов, первая группа выходов которого . чальной установки блока формирования соединена со второй группой входов блока 35 сигналов состояния устройства, вторая сравнения, первая группа входов которого группатактовыхвходовкоторогосоединена соединена с группой разрядных выходов ре- с группами тактовых входов первого, второгистра и с группой информационных входов го и третьего двунаправленных коммутатоблока памяти контрольных разрядов, груп-: ров, счетчика, регистра, блока па выходов которого соединена с первой 40 формирования сигналов состояния устройгруппой информационных входов коммута- ства, таймера и с второй группой тактовых тора и с второй группой информационных входов блока управления, о т л и ч а ю щ е е входов — выходов второго двунаправленного с я тем, что, с целью расширения области коммутатора, вторая группа информацион-, применения устройства и повышения точноных входов-выходов первого двунаправ- 45 сти формирования временных интервалов . ленного коммутатора соединена с группой . продвижения интервального таймера, уствыходов блока памяти информационных ройство дополнительно содержит элемент разрядов и с группой информационных вхо- ИЛИ, элемент И-НЕ, дешифратор, второй дов первого счетчика, вход разрешения сче- : счетчик, блок синхронизации часов, причем та которого соединена с третьим выходом 50.вторая группа входов задания начальных блока управления, четвертый выход которо- условий устройства соединена с rpynnoA загосоединенсвходами разрешения первого; дания начальных условий блока синхронивторого и третьего двунаправленных комму- - зации часов, выход контроля таторов, входы управления передачей ин- синхронизации и выход синхронизации коформации первого и второго 55 торого являются соответственно выходом двунаправленных коммутаторов соединены контроля синхронизации часов и выходом с пятым выходом блока управления, шестой синхронизации часов устройства, вход конвыход которого соединен с входом управле- троля синхронизации часов и вход синхрония передачей информации третьего дву- низации часов которого соединены. направленного коммутатора, первая группа соответственно со входом контроля синхро27

1817085

28 низации и входом синхронизации блока синхронизации часов, выход рассинхронизации которого. соединен с соответствующим входом элемента свертки по модулю два, с соответствующим входом-выходом второй группы входов-выходов третьего двунаправленного коммутатора и с первым входом элемента ИЛИ, второй вход которого соединен с выходом запроса блока формирования сигналов состояния устройства, выход элемента ИЛИ является выходам запроса устройства, вход начальной установки устройства соединен с входом начальной установки блока синхронизации часов, выход состояния часов которого соединен с соответствующим входом элемента свертки по модулю два, с соответствующим входом— выходом второй группы входов — выходов третьего двунаправленного коммутатора и с первым входом элемента И вЂ” HE, выход которого соединен со счетным входом первого счетчика. входами блокировки блока предсказания переносов и блока предсказания четности байтов, второй вход элемента И5 НЕ соединен с выходом дешифратора, группа входов которого соединена с группой выходов блока управления, девятый выход которого соединен с управляющим входом блока синхронизации часов, вход фиксации

10 переноса которого-соединен с вторым выхо- дом блока предсказания переносов, десятый выход блока управления соединен со счетным входом второго счетчика, выход которого соединен с входом разрешения счета таймера, 15 первая группа тактовых .входов устройства соединен с первой группой тактовых входов блока синхронизации часов, вторая группа тактовых входов — с тактовым входом второго счетчика и с второй группой тактовых входов

20 блока синхронизации часов.

1817085

1817085

1817085

Составитель А. Самусев

Техред М;Моргентал Корректор М.Самборская

Редактор Т.Иванова

Производственно-издательский комбинат "Патент", г. Ужгород, ул.Гагарина, 101

Заказ 1723 . Тираж : Подписное

ВНИИПИ Государственйого комитета по изобретениям и открытиям при ГКНТ СССР

113035, Москва, Ж-35, Раушская наб., 4/5