Устройство для контроля дешифраторов

Авторы патента:

H03M7/22 - в "1 из m" коды или из них

Изобретение относится к вычислительной технике и может быть использовано в аппаратуре диагностики и контроля цифровых устройств. Изобретение позволяет упростить устройство для контроля дешифраторов и повысить достоверность их контроля. Устройство для контроля дешифраторов содержит группы 1 и 2 элементов И, элементы ИЛИ 3 и 4, блоки 5 и 6 индикации, группы 7 элементов ИСКЛЮЧАЮЩЕЕ ИЛИ, элементы И 8 и 14, регистр 9 сдвига, триггер 10, группу 11 триггеров, элементы 12 и 13 задержки. 1 ил.

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК (505 Н 03 М 7/22

ГОСУДАРСТВЕННОЕ ПАТЕНТНОЕ

ВЕДОМСТВО СССР. (ГОСПАТЕНТ СССР) ОПИСАНИЕ ИЗОБРЕТЕНИЯ

1 Ф в ..!

АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

1 (21) 4794311/24

{22) 20.02.90 (46) 23.05.93. Бюл. М,19 (71) Николаевский филиал Научно-исследовательского института дальней радиосвязи. (72) В.И.Палажченко, В.И.Сорочан и А.В.Ки- рюши на (56) Авторское свидетельство СССР

М 1275446, кл. G 06 F 11/00, 1986.

Авторское свидетельство СССР

М 1298924, кл. Н 03 М 13/00, 1985. (54) УСТРОЙСТВО ДЛЯ КОНТРОЛЯ ДЕШИФРАТОРОВ,,5U„„1817247 А1 (57) Изобретение относится к вычислительной технике и может быть использовано в аппаратуре диагностики и контроля цифровых устройств. Изобретение позволяет упростить устройство для контроля дешифраторов и повысить достоверность их контроля; Устройство для контроля дешиф-раторов содержит группы 1 и 2 элементов И, элементы ИЛИ 3 и 4, блоки 5 и 6 индикации, группы 7 элементов ИСКЛЮЧАЮЩЕЕ ИЛИ, элементы И 8 и 14, регистр 9 сдвига, триггер

10, группу 11 триггеров, элементы 12 и 13 задержки. 1 ил, 1817247

Изобретение относится к вычислительной технике и может быть использовано в аппаратуре диагностики и контроля цифровых устройств.

Целью изобретения является упрощение устройства и повышение достоверности контроля дешифраторов.

На чертеже представлена функциональная схема устройства.

Устройство содержит первую и вторую группы 1, 2 элементов И, первый и второй элементы 3 и 4 ИЛИ, первый и второй блоки

5, 6 индикации, группу 7 элементов Исключающее ИЛИ, первый элемент 8 И, регистр

9 сдвига, триггер 10, группу 11 триггеров, первый 12 и второй 13 элементы задержки, второй элемент 14 И.

На чертеже поз.15 и 16 обозначены соответственно первый и второй информационные входы. устройства, поз.17 вЂ” вход обнуления, поз.18 вЂ” контролируемый дешифратор.

Блоки 5 и 6 индикации включают в себя лампы накаливания или светодиоды, соответствующим образом подключенные к входам блоков (через логические элементы или реле).

Устройство для контроля дешифраторов работает следующим образом.

В исходном состоянии группа 11 триггеров, триггер 10 и регистр 9 сдвига устанавливаются в нулевое состояние (на вход 17 обнуления подается сигнал лог."1"). Кодо. вые комбинации на вход дешифратора 18 подаются с произвольной частотой (период

Т). Последовательность кодовых комбинаций выбирается так, что на выходах дешифратора 18 появляются сигналы в заранее заданной последовательности (например, в порядке возрастания с первого по п-й), Время задержки элемента 12 равно t, котброе больше или равно времени задержки Т ; Время задержки Ti зависит от типа контролируемого дешифратора 18, длительности входного сигнала на информационных входах 16, времени установления устойчивого состояния на выходах элементов Исключающее ИЛИ группы 7, при поступлении на их входы сигналов с прямых выходов триггеров группы 11 и выходов регистра 9 сдвига и равно

Т1 =t> +т2+ta, где ti вЂ” длительность входного сигнала на информационных входах 16:

tg вЂ” время переключения контролируемого дешифратора 18 из одного состояния в другое, при подаче на его входы другой кодовой комбинации, тз- время установления устойчивого состояния на выходах элементов Исключающее ИЛИ при поступлении на их входы сигналов с прямых выходов триггеров группы 11 и выходов регистра 9 сдвига.

Время задержки элемента 13 больше или равно t4 (где т4 вЂ” длительность сигнала

10 обнуления).

При пбдаче на вход 17 обнуления сигнала лог."1" (сигнал обнуления) группа 11 триггеров, триггер 10 и регистр 9 сдвига устанавливаются в нулевое состояние, Кро15 ме того, этот же сигнал nor. 1- поступает на вход элемента 13 задержки и задерживается им на время tp. На блоке 5 индикации загорается транспарант "Норма", Через время тпоявляется сигнал лог."1"

20 на выходе элемента 13 задержки, который поступает на информационный вход регистра 9 сдвига.

При подаче на входы контролируемого дешифратора 18 первой входной кодовой

25 комбинации сигналы с информационных входов 16 поступают на вход элемента 3

ИЛИ. С выхода элемента 3 ИЛИ сигнал лог."1" поступает на вход элемента 8 И, на другом входе которого имеется сигнал

30 лог."1" на выходе элемента 8 И поступает на тактовый вход регистра 9 сдвига и на вход элемейта 12 задержки и задерживается им на время t На первом выходе контролируемого дешифратора 18 выделяется информационный сигнал, который поступает на единичный установочный вход первого триггера 11 группы, На прямом выходе первого триггера группы 11 и на первом выходе регистра 9 сдвига появляются сигналы

40 лог."1", которые поступают на соответствующие входы первого элемента Исключающее ИЛИ группы 7. Сигнал лог."1" с первого выхода регистра 9 сдвига поступает также на первый вход первого элемента И группы

45 16 и на нулевой установочный вход и-го триггера группы 11, устанавливая его e нулевое состояние. Кроме того, сигнал лог."1" с прямого выхода первого триггера группы

11 поступает также на первый вход первого

50 элемента И группы 2. Сигналы лог,"0" с выходов элементов Исключающее ИЛИ группы 7 поступают на соответствующие входы элемента 4 ИЛИ.

Через время t на выходе элемента 12

55 задержки появляется сигнал лог."1", который поступает на второй вход элемента 14

И, на первом входе которого имеется сигнал лог."0" с выхода элемента 4 ИЛИ. Сигнал

nor."0" с выхода элемента 14 И поступает на

1817247 единичный установочный вход триггера 10 и не меняет его состояния. На блоке 5 индикации продолжает гореть транспарант

"Норма".

Через время, равное периоду Т смены кодовых комбинаций, на входы дешифратора 18 поступает вторая кодовая комбинация.

Работа устройства контроля дешифратора остается аналогичной. Отличие заключается в том, что происходит перезапись лог,"1" с первого выхода регистра 9 сдвига на второй, и сигнал лог,"1" с второго выхода регистра 9 сдвига поступает на первый вход второго элемента И группы 1, на второй вход второго элемента Исключающее ИЛИ группы 7, на нулевой установочный вход первого триггера группы 11, устанавливая его в нулевое состояние, Сигнал лог,"1" появляется на прямом выходе второго триггера группы 11 и поступает на первый вход второго элемента Исключающее ИЛИ группы 7, на первый вход второго элемента И группы 2. Сигналы лог."О" с выходов элементов Исключающее ИЛИ группы 7 поступают на соответствующие входы элемента 4 ИЛИ.

Через время т на выходе элемента 12 задержки появляется сигнал лог."1", который поступает на второй вход элемента 14

И, на первом входе которого имеется сигнал лог,"0" с выхода элемента 4 ИЛИ. Сигнал лог."0" с выхода элемента 14 И поступает на единичный установочный вход триггера 10 и не меняет его состояния. На блоке 5 индикации продолжает гореть транспарант

"Норма".

Если дешифратор 18 исправен, т.е. сигнал на выходе дешифратора 18 соответствует входной кодовой комбинации, то в дальнейшем устройство для контроля дешифратора 18 работает аналогично описанному.

При возникновении различных видов неисправностей в контролируемом дешифраторе 18, например, когда возбуждается требуемая k-я шина и нетребуемая (1+1)-я шина, при подаче на вход контролируемого дешифратора 18 k-й кодовой комбинации на

k-м и (k+1)-м информационных входах 15появляются сигналы лог."1", которые поступают соответственно на единичные установочные входы k-го и(к+1)-готриггеров группы 11. Сигналы с входов 16 поступают на входы элементов 3 ИЛИ. Сигнал лог."1" с выхода элемента 3 ИЛИ поступает на вход элемента 8 И, на втором входе которого имеется сигнал лог."1" с инверсного выхода триггера 10. Сигнал лог."1" с выхода элемен- та 8 И поступает на выход элемента 12 asдержки и на тактовый вход регистра 9 ментов И группы 2 поступают на соответствующие входы блока 5 индикации, при этом, загорается его транспаранты "Сбой k-ro выхода" и "Сбой (!<+1)-го выхода".

45 В случае, когда при подаче на вход контролируемого дешифратора 18 k-й кодовой комбинации на его выходе не возбуждается

k-я шина, а возбуждается (k+1)-я шина (т.е. возбуждается нетребуемая шина), на (k+1)-м

50 выходе контролируемого дешифратора 18 появляется сигнал лог."1", который поступает на единичный установочный вход (k+1)-ro триггера группы 11. Сигналы с информационных входов 16 поступают на входы зле55 мента 3 ИЛИ. Сигнал лог,"1" с выхода элемента 3 ИЛИ поступает на один из входов элемента 8 И, иа другом входе которого имеется сигнал лог."1" с инверсного выхода триггера 10. Сигнал лог,"1" с выхода элемента 8 И поступает на вход элемента 12 задер5

30 сдвига, На прямом выходе k-го и (k+1)-ro триггеров группы 11 и k-ом выходе регистра

9 сдвига появляются сигналы лог,"1", которые поступают на соответствующие входы

k-го и(к+1)-го элементов Исключающее ИЛИ группы 7, соответственно. Сигнал лог,"1" с

k-ro выхода регистра 9 сдвига поступает также на первый вход k-ro элемента И группы .1 и на нулевой установочный вход (k+1)-го триггера группы 11, устанавливая его в нулевое состояние. Сигналы лог."1" с прямых выходов k-ro и (k+1)-ro триггеров группы 11 поступают на первые входы k-го и (k+1)-го элементов И группы 2, соответственно. Сигнал лог."1" с выхода (k+1)-ro элемента Исключающее ИЛИ группы 7 и сигнал лог,"О" с выхода k-ro элемента Исключающее ИЛИ группы 7 поступают на соответствующие входы элемента 4 ИЛИ.

И, на первом входе которого имеется сигнал лог,"1" с выхода элемента 4 ИЛИ. Сигнал лог. "1" с выхода элемента 14 И поступает на единичный установочный вход триггера 10, Сигнал лог."0" с инверсного выхода триггера 10 поступает на второй вход элемента 8

И и на соответствующий вход блока 5 индикации, при этом, гаснет его транспарант

"Норма".

Сигнал лог."1" с прямого выхода триггера 10 поступает на вторые входы элементов

И группы 2 и 1, на соответствующий вход блока 5 индикации, и ри этом, загорается его транспарант "Сбой". Сигнал лог,"1" с выхода k-ro элемента И группы 1 поступает Hà k-й вход блока 6 индикации, при этом, загорается его транспарант "He норма k-го выхода".

Сигнал лог."1" с выходов k-го и (k+1)-го эле1817247

30 первого выхода"

55 жки и на тактовый вход регистра 9 сдвига, Нл прямом выходе (k+1)-го триггера группы

11 и k-м выходе регистра 9 сдвига появляются сигналы лог."1", которые поступают на соответствующие входы (1+1)-го и k-го элементов Исключающее ИЛИ группы 7, соответственно. Сигнал лог."1" с k-го выхода регистра 9 сдвига поступает также на первый вход k ro элемента И группы 1 и на нулевой установочный вход (k+1)-го триггера группы 11, устанавливая его в нулевое состояние, Сигнал лог."1" с (k+1)-го триггера группы 11 поступает также на первый вход (k+ 1)-ro элемента И группы 2. Сигналы лог."1" с выходов k-ro и (k+1)-ãî.элементов

Исключающее ИЛИ группы 7 поступают на

k-A и (k+1)-й вход элементы 4 ИЛИ соответственно.

И, на втором входе которого имеется сигнал лог."1", с выхода элемента 4 ИЛИ. Сигнал лог."1" с выхода элемента 14 И поступает на единичный установочный вход триггера 10.

Сигнал лог,"0" с инверсного выхода триггера 10 поступает на второй вход элемента 8

И и на соответствующий вход блока 5 индикации, при этом, гаснет его транспарант

"Норма". Сигнал лог."1" с прямого выхода триггера 10 поступает на вторые входы элементов И. 2 и 1 группы, на соответствующий вход блока 5 индикации, при этом, загорается его транспарант "Сбой". Сигнал лог."1" с выхода k-го элемента И группы 1 поступает на k-й вход блока 6 индикации, при этом, загорается его транспарант "He норма k-гo выхода". Сигнал лог."1" с выхода (к+1)-ro элемента И группы 2 поступает на соответствующий вход .блока 5индикации,,при этом, загорается его транспарант *Сбой" (1+1)-го выхода". .8 ссллууччааее, когда при подаче на вход дешифратора 18 первой входной кодовой комбинации на его выходе не возбуждается ни одна выходная шина, ни с одного выхода контролируемого дешифратора 18 сигнал лог."1" не поступает на единичный установочный вход ни одного триггера группы 11.

Сигналы с информационных входов 16 поступают на входы элемента 3 ИЛИ. Сигнал лог."1" с выхода элемента 3 ИЛИ поступает на первый вход элемента 8 И, на другом входе которого имеется сигнал лог."1" с. инверсного выхода триггера 10. Сигнал nor."1" с выхода элемента 8 И поступает нв вход элемента 12 задержки и на тактовый вход регистра 9 сдвига. На первом выходе регистра 9 сдвига появляется сигнал лог."1". который поступает на второй вход nepsoro элемента И группы 1 и на нулевой установочный вход k-ro триггера группы 11, устанавливая его в нулевое состояние. Сигнал лог,"1" с выхода первого элемента Исключающее ИЛИ группы 7 поступает на первый вход элемента 4 ИЛИ.

Через время t на выходе элемента 12 задержки появляется сигнал лог."1", который поступает на второй вход элемента 14

И, на первом входе которого имеется сигнал лог."1" с выхода элемента 4 ИЛИ. Сигнал лог."1" с выхода элемента 14 И поступает на единичный установочный вход триггера 10.

Сигнал лог."0" с инверсного выхода триггера 10 поступает на второй вход элемента 8

И и на соответствующий вход блока 5 индикации, при этом, гаснет его транспарант

"Норма", Сигнал лог."1" с прямого выхода триггера 10 поступает на входы элементов

И 2 и 1 группы, на соответствующий вход блока 5 индикации, и ри этом, загорается его транспарант "Сбой". Сигнал лог."1" с выхода первого элемента И группы 2 поступает на соответствующий вход блока 5 индикации, при этом, загорается его транспарант

"Сбой первого выхода". Сигнал лог."1" с выхода первого элемента И группы 1 поступает на первый вход блока 6 индикации, при этом, загорается его транспарант "Не норма

Формула изобретения

Устройство для контроля дешифраторов, содержащее группы элементов И, элементы ИЛИ, блоки индикации, группу элементов ИСКЛЮЧАЮЩЕЕ ИЛИ, выход первого элемента ИЛИ соединен с первым входом первого элемента И, выход которого соединен с тактовым входом регистра сдвига, триггер, инверсный выход которого соединен с первым входом первого блока индикации и с вторым входом первого элемента И, прямой выход триггера соединен с вторым входом первого блока индикации и с первыми входами элементов И первой группы, выходы элементов И второй группы соединены с соответствующими третьими входами первого блока индикации, группу триггеров, выходы которых соединены с первыми входами одноименных элементов

ИСКЛЮЧАЮЩЕЕ ИЛИ группы, первый выход регистра сдвига соединен с вторым входом первого элемента ИСКЛЮЧАЮЩЕЕ

ИЛИ группы, с вторым входом первого элемента И первой группы, и с первым нулевым входом последнего, триггера группы, 1-й выход регистра сдвига (I > 2) подключен к второму входу 1-го элемента ИСКЛЮЧАЮЩЕЕ

ИЛИ группы, к второму входу I-го элемента

1817247

Составитель Б.Ходов

Техред М.Моргентал

Редактор Т.Иванова

КоРРектоР М.Ткач

Заказ 1730 Тираж Подписное

8НИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР

113035, Москва, Ж-35, Раушская наб., 4/5

Производственно-издательский комбинат "Патент", г. Ужгород, ул.Гагарина, 101 и

И первой группы и к первому нулевому входу (i-1 -го триггера группы, вход обнуления регистра сдвига объединен с нулевым входом триггера, с вторыми нулевыми входами триггеров группы и является входом обнуле- 5 ния устройства, единичные входы триггеров группы являются первыми информационными входами устройства, о т л и ч а ю щ е ес я тем, что, с целью упрощения устройства и повышения достоверности кон роля де- 10 шифраторов, в устройство введены элементы задержки и второй элемент И, выход которого соединен с единичным входом триггера, выходы первого и второго элементов задержки подключены соответственно, 15 к первому входу второго элемента И и к информационному входу регистра сдвига, выходы элементов ИСКЛЮЧАЮЩЕЕ ИЛИ группы соединены с соответствующими входами второго элемента ИЛИ, выход которого соединен с вторым входом второго элемента И, выходы элементов И первой группы соединены с соответствующими входами второго блока индикации, первые входы элементов И второй группы подключены к прямому выходу триггера, вторые входы элементов И второй группы вЂ” к выходам соответствующих триггеров группы, вход первого элемента задержки подключен к выходу первого элемента И, вход второго элемента задержки вЂ” к входу обнуления устройства. входы первого элемента ИЛИ являются вторыми информационными входами устройства.

Многовходовый логический модуль // 1793547

Изобретение относится к микроэлектронике и импульсной технике и предназначено для реализации фундаментальных (элементарных) симметрических булевых функций п переменных

Устройство для дешифрации числового кода // 1785082

Изобретение относится к автоматике и технике связи

"транслятор кода "1 из 3" в код "1 из 4" // 1783620

Изобретение относится к автоматике и предназначено для систем управления движением поездов

Устройство для вычисления веса двоичных кодовых комбинаций // 1765898

Изобретение относится к вычислительной технике и микроэлектронике

"устройство для контроля кода "i из @ " // 1765897

Изобретение относится к вычислительной технике и может быть использовано для контроля работоспособности цифровых устройств

Шифратор позиционного кода // 1683178

Изобретение относится к вычислительной технике и может быть использовано в устройствах кодирования информации и телеметрических системах

Устройство для контроля кодов // 1674380

Изобретение относится к вычислительной технике, а именно к устройствам диагностики, и может быть использовано для контроля функционирования распределителей и дешифраторов

Способ последовательной передачи и приема цифровой информации и устройство для его осуществления // 1658188

Изобретение относится к электросвязи и может использоваться в системах передачи информации с широтно-импульсной манипуляцией

Шифратор // 1656687

Изобретение относится к автоматике и вычислительной технике и может быть использовано в системах обработки и передачи цифровой информации

Шифратор // 2058668

Изобретение относится к автоматике и вычислительной технике и позволяет повысить достоверность информации, вводимой в цифровые приборы, работающие в условиях воздействия электромагнитных помех и разрядов статического электричества

Устройство для обработки многоразрядного кода // 2029438

Изобретение относится к области преобразования кодов и может быть использовано в системах обработки информации многоканальных измерителей

Шифратор // 2033691

Изобретение относится к вычислительной технике

Двоичный шифратор // 2036560

Изобретение относится к автоматике и вычислительной технике и может быть использовано в системах обработки информации при реализации цифровых вычислительных машин и элементов дискретной автоматики

Многовыходной указатель старшей единицы // 2591017

Изобретение относится к области вычислительной техники и используется, в частности, для арбитража в системах обработки информации при организации передачи данных между устройствами. Технический результат - расширение функциональных возможностей в части формирования K указателей старших единиц в порядке старшинства приоритетов. Многовыходной указатель старшей единицы содержит группу из N внешних входов запроса Z1, Z2, …, ZN (высший приоритет имеет вход ZN), K каскадов (K - количество формируемых указателей старших единиц) и K групп внешних выходов U указателей старшей единицы, при этом каждый i-й каскад (i=1, 2, …, K) содержит группу из (N-i-1) элементов ИЛИ 1i1, 1i2, …, 1i(N-i-1) и группу из (N-i) элементов запрета И с одним инверсным входом 2i1, 2i2, …, 2i(N-i), а также группу из (N+1-i) входов запроса в i-й каскад Ai1, Ai2, …, Ai(N+1-i) и группу из (N+1-i) внешних выходов указателей старшей единицы i-го ранга Ui1, Ui2, …, Ui(N+1-i) (1-й ранг имеет высший приоритет), каждый из первых (K-1) каскадов, кроме последнего K-го каскада содержит также группу из (N-i) элементов И 3i1, 3i2, …, 3i(N-i) и группу из (N-i) выходов запроса Si1, Si2, …, Si(N-i) в следующий (i+1)-й каскад. 1 ил.

Мультиплексор потенциальных сигналов датчиков // 2621292

Изобретение относится к области радиоэлектроники и вычислительной техники. Технический результат заключается в обеспечении дополнительно к режиму последовательного во времени преобразования входных потенциальных сигналов в выходное напряжение, алгебраического суммирования входных дифференциальных и недифференциальных напряжений, а также изменения их фазы в процессе мультиплексирования. Мультиплексор содержит N входных дифференциальных каскадов, имеющих инвертирующий и неинвертирующий входы, логический потенциальный вход для включения/выключения дифференциального каскада, и токовый выход, связанный с входом выходного буферного усилителя. Причем каждый из N входных дифференциальных каскадов имеет диапазон линейной работы по дифференциальному входу, превышающий максимальную амплитуду его входного дифференциального напряжения, потенциальный выход выходного буферного усилителя соединен с инвертирующим входом первого входного дифференциального каскада, неинвертирующий вход которого связан с общей шиной источника питания, причем каждый логический потенциальный вход включения/выключения каждого входного дифференциального каскада связан с выходом соответствующих из N триггеров, входы управления состоянием которых соединены с выходами цифрового управляющего устройства. 17 ил.