Обнаружитель фазокодированных сигналов

 

Использование: поиск сигналов радионавигационных систем. Сущность изобретения: обнаружитель содержит отсчетный блок 1, накапливающий сумматор 2, декодирующий блок 3, анализирующий блок 4, два запоминающих блока 5, 8, два блока управления 6, 14, блок принятия решения 7, четыре коммутатора 9, 10, 11, 12, вычислитель 13 и блок вывода 15. 1-2-3-4-5-12-4-8-13-14-7-11-4-7-6-9-8-15; 6-7-14-9-2; 6-10-3; 7-9; 7-10; 7-12; 6-14; 6-15; 7-15; 4-5; 14-10; 14-11. Снижение вероятности ложных тревог состоит в том, что осуществляется анализ накопленных выборок по вспомогательному алгоритму не только для случая взаимно-, но и актокорреляционной функции на интервале ± 7000 мкс относительно места обнаружения сигнала основным алгоритмом принятия решения. 14 ил.

Изобретение относится к области радионавигации и может найти применение при поиске сигналов радионавигационных систем типа ЛОРАН-С. Известно устройство обнаружения фазокодированных сигналов, содержащее последовательно соединенные отсчетный блок, сумматор, накопитель, блок череспериодного декодирования, блок фазового декодирования и анализирующий блок, вторые входы которых соединены с выходом блока управления. Недостатком такого устройства является вероятность тревоги при частичном совпадении пачки сигналов системы ЛОРАН-С с пачкой стробов устройства обнаружения фазокодированных сигналов. Для случая близко расположенных сигналов станций системы ЛОРАН-С этот недостаток устранен в устройстве опознавания сигналов, где после обнаружения сигналов какой-либо станции ЛОРАН-С запрещается анализ сигналов на участке 7000 мкс за местом обнаружения. Однако в случае больших задержек между сигналами станций это устройство теряет свою эффективность. В устройстве принятия решения в системе поиска фазокодированных сигналов этот недостаток устранен за счет накопления двух массивов фазокодированных выборок (с фазовым кодом ведущей станции и фазовым кодом ведомой станции) и их совместного анализа на выявление максимальной статистики с последующим исключением из дальнейшего анализа участка ±7000 мкс относительно максимальной статистики. Анализ в оставшихся элементах продолжается до принятия решения об обнаружении числа сигналов станций ЛОРАН-С. Недостатками этого устройства являются потеря работоспособности при наличии двух и более статистик одинаковой величины (вероятность чего растет по мере снижения уровня сигналов, т.е. для дальних станций ЛОРАН-С) и двухкратное возрастание объема оперативной памяти для накопления выборок с двумя фазовыми кодами. В устройстве обнаружения фазокодированных сигналов, который выбран в качестве прототипа, эти недостатки отсутствуют. Вход устройства (фиг. 2) подключен к последовательно соединенным отсчетному блоку 1, накапливающему сумматору 2, блоку декодирования 3, анализирующему блоку 4, первому запоминающему блоку 5, управляющие входы которых соединены с выходом блока управления 6, который соединен также с управляющими входами блока принятия решения 7, второго запоминающего блока 8 и дополнительного анализирующего блока 83. Сигнальный вход последнего подан на выход блока декодирования 3, а выход на сигнальный вход второго запоминающего блока 8 и командный вход блока принятия решения 7. Выход второго запоминающего блока 8 соединен со вторым сигнальным входом блока принятия решения 7, первый сигнальный вход которого подключен к выходу первого запоминающего блока 5, а выход к входу блока управления 6 и выходу устройства. Сигнальный вход блока управления 6 соединен с выходом анализирующего блока 4. Работа устройства-прототипа происходит следующим образом. Входной сигнал стробируется во времени и преобразуется в отсчеты амплитуды в отсчетном блоке 1. Эти отсчеты накапливаются в течение необходимого времени в накапливающем сумматоре 2, число ячеек которого равно числу дискретов поиска на периоде повторения фазового кода. После завершения накопления отсчетов для каждого дискрета поиска производится фазовое декодирование сигналов в блоке декодирования 3. Декодированные выборочные значения сравниваются с порогом обнаружения сигнала по основному алгоритму принятия решения о наличии сигнала в анализирующем блоке 4, а в дополнительном анализирующем блоке 83 по вспомогательному алгоритму принятия решения о наличии сигнала. Объем памяти обоих запоминающих блоков выбирается таким образом, чтобы результаты анализа для каждого дискрета поиска, хранимые в первом запоминающем блоке 5, дополнялись данными о выполнении вспомогательного алгоритма принятия решения на соседних дискретах поиска отстоящих на ±7000 мкс относительно указанного дискрета из второго запоминающего блока 8. Блок принятия решения 7 выносит решение о наличии сигнала только в случае невыполнения вспомогательного алгоритма на указанном интервале. Блок управления 6 обеспечивает синхронизацию работы всего устройства. Недостатком устройства-прототипа является повышенная вероятность ложных тревог. Для выявления этого недостатка рассмотрим вид автокорреляционной функции ведущей станции (фиг. 13) и взаимокорреляционной функции ведущей и ведомой станций (фиг. 14) системы ЛОРАН-С для известного модульного алгоритма обнаpужения. 2Z₁| +Z₂ ≥ K₃ или Z₁| + 2Z₂≥K₃, (1) Z₁₍₂₎= Z (2) где Z₁ (Z₂) накопленные значения декодированных выборок в первой (второй) квадратурах; Z₁₁ (Z₂₁) значение декодированной выборки в первой (второй) квадратурах; N объем выборки. Известно (5, стр. 121), что характеристики обнаружения алгоритма (1) мало отличаются от оптимального и, как для любого другого (5, стр. 85), вероятность правильного принятия решения этим алгоритмом увеличивается с ростом отношения сигнал/шум в накопленных выборках. Оценим значение накопленного отношения сигнал/шум для основного лепестка автокорреляционной функции (точка i 0 на фиг. 13, Б) ρ_осн.максимального бокового лепестка автокорреляционной функции (тоски i -6, -2, 2, 6 на фиг. 13, г) ρ_{бок ак} (i) и максимального лепестка взаимокорреляционной функции (точки i -4, 4 на фиг. 14, Г) ρ_{бок вк}(i). В силу некоррелированности выборочных значений и аддитивного сложения напряжений сигнала и шума эти величины имеют значения ρ_осн R_ак^неч (i 0)U_c/ σ_ш NU_c/σ_ш= U_c/σ_шо, ρ_{бок ак}(i) R^че_ак^т(i)U_c/σ_ш= NU_c/4σ_ш= 0,25U_cσ_шоi -6,-2,2,6, ρ_{бок вк}(i) R^че_вк^т(i)U_c/σ_ш= NU_c/2σ_ш= 0,5U_c/σ_шоi= -4,4 σ_ш σ²_шj= σ_шо где σ_шj σ_шо дисперсия шума для одного выборочного значения;
U_c уровень сигнала в выборке. Поскольку соблюдаются соотношения
ρ_осн > ρ_{бок вк} (i) > ρ_{бок ак} (i), то вспомогательный алгоритм, всегда работая на боковых лепестках авто- или взаимокорреляционной функции, имеет накопленные выборки Z₁ и Z₂ с пониженным накопленным отношением сигнал/шум. Поскольку же блок принятия решения 7 устройства-прототипа выносит решение о наличии сигнала только в случае невыполнения вспомогательного алгоритма, а вероятность его невыполнения растет с понижением накопленного отношения сигнал/шум, то устройство-прототип характеризуется повышенной вероятностью ложных тревог. Целью изобретения является снижение вероятности ложных тревог. Поставленная задача достигается тем, что в обнаружитель фазокодированных сигналов, вход которого подключен к последовательно соединенным отсчетному блоку, накапливающему сумматору, блоку декодирования, анализирующему блоку и первому запоминающему блоку, соединен с управляющими входами отсчетного блока выход блока управления и блока принятия решения, выход которого соединен со входом блока управления, второй запоминающий блок, дополнительно введены четыре коммутатора, блок вывода и последовательно включенные в вычислитель и дополнительный блок управления, управляющие входы всех коммутаторов соединены с выходом блока принятия решения, первые сигнальные входы первого, второго и третьего коммутаторов поданы на выход блока управления, первый сигнальный вход четвертого коммутатора является входом сигнала кода пороговой величины, а второй сигнальный вход соединен с выходом первого запоминающего блока, выход четвертого коммутатора соединен со вторым сигнальным входом анализирующего блока, второй выход которого соединен с управляющими входами первого и второго запоминающих блоков и сигнальным входом блока принятия решения, командный вход которого соединен с выходом дополнительного блока управления и вторыми сигнальными входами первых трех коммутаторов, выход первого коммутатора соединен с управляющим входом накапливающего сумматора и сигнальным входом второго запоминающего блока, выход второго коммутатора с управляющим входом блока декодирования, выход третьего коммутатора с управляющим входом анализирующего блока. Выход блока принятия решения соединен с командными входами дополнительного блока управления и блока вывода, управляющие входы которых подключены к выходу блока управления, сигнальный вход блока вывода объединен со входом вычислителя и подключен к выходу второго запоминающего блока. Выходом обнаружителя фазокодированных сигналов является выход блока вывода. Сущность изобретения заключается в том, что при обнаружении сигнала по основному алгоритму осуществляется анализ накопленных выборок по вспомогательному алгоритму не только для случая взаимной, но и автокорреляционной функций на интервале ± 7000 мкс относительно места обнаружения сигнала основным алгоритмом принятия решения. Благодаря этому при принятии решения основным алгоритмом о наличии сигнала на боковом лепестке авто- или взаимокорреляционной функции вспомогательный алгоритм обязательно будет принимать решение о наличии сигнала на максимуме функции корреляции, для которой накопленное отношение сигнал/шум максимально, а следовательно, максимальна и вероятность правильного принятия решения. Это влечет снижение вероятности ложных тревог в предлагаемом устройстве. На фиг. 1 приведена структурная схема обнаружителя фазокодированных сигналов; на фиг. 2 устройство обнаружения фазокодированных сигналов; на фиг. 3 -7 структуры соответственно отсчетного блока 1, накапливающего сумматора 2, блока декодирования 3, анализирующего блока 4 и первого запоминающего блока 5; на фиг. 8 алгоритм работы блока 6 управления; на фиг. 9 структура блока 7 принятия решения; на фиг. 10 структура вычислителя 13; на фиг. 11 алгоритм работы дополнительного блока 14 управления; на фиг. 12 структура блока 15 вывода; на фиг. 13, 14 необходимые графические материалы. На фиг. 1-7, 9. 10, 12 обозначено:
1 отсчетный блок (ОБ),
2 накапливающий сумматор (НС),
3 блок декодирования (БД),
4 анализирующий блок (АБ),
5 первый запоминающий блок (ПЗБ),
6 блок управления (БУ),
7 блок принятия решения (БПР),
8 второй запоминающий блок (ВЗБ),
9 (10, 11, 12) коммутатор первый (второй, третий, четвертый),
13 вычислитель (В),
14 дополнительный блок управления (ДБУ),
15 блок вывода (БВ),
16 элемент И (И),
17 RS-триггер (Т),
18 инвертор (НЕ),
19, 20 элемент И,
21 триггер Т,
22, 23 элемент ИЛИ (ИЛИ),
25 элемент И,
26 арифметико-логическое устройство (АЛУ),
27 регистр буферный (РБ),
28 устройство запоминающее оперативное (УЗО),
29 элемент ИЛИ,
30 арифметико-логическое устройство,
31, 32 регистр буферный,
33 элемент НЕ,
34 элемент И,
35 элемент ИЛИ,
36 элемент НЕ,
37, 38 элемент И,
39 элемент ИЛИ,
40, 41 элемент НЕ,
42 элемент И,
43 элемент НЕ,
44, 45 арифметико-логическое устройство,
46 регистр (РГ),
47 схема сравнения (СС),
48 регистр,
49 мультиплексор (МПС),
50 элемент НЕ,
51 мультиплексор,
52 арифметико-логическое устройство,
53 схема сравнения,
54 элемент И,
55 регистр,
56 элемент И,
57 элемент ИЛИ,
58 триггер,
59 формирователь (Ф),
60 элемент И,
61 триггер,
62 элемент ИЛИ,
63 элемент И,
64 формирователь,
65 элемент И,
66 триггер,
67 элемент И,
68, 69 элемент ИЛИ,
70 триггер,
71, 72, 73, 74 элемент И,
75 триггер,
76 элемент И,
77, 78, 79 арифметико-логическое устройство,
80 мультиплексор,
81 элемент ИЛИ,
82 триггер,
83 дополнительный анализирующий блок (ДАБ). Обнаружитель фазокодированных сигналов имеет вход, который подключен к последовательно соединенным отсчетному блоку 1, накапливающему сумматору 2, блоку декодирования 3, анализирующему блоку 4 и первому запоминающему блоку 5. Управляющий вход отсчетного блока 1 соединен с выходом блока управления 6, который соединен также с управляющим входом блока принятия решения 7, а выход последнего подключен ко входу блока управления 6. Обнаружитель фазокодированных сигналов содержит также второй запоминающий блок 8, четыре коммутатора 9-12, последовательно включенные вычислитель 13 и дополнительный блок управления 14 и блок вывода 16. Управляющие входы всех коммутаторов соединены с выходом блока принятия решения 7. Первые сигнальные входы первого 9, второго 10 и третьего 11 коммутаторов подключены к выходу блока управления 6. На первый сигнальный вход четвертого коммутатора 12 подан код пороговой величины "КЗ" (см. выражение (1)), второй его сигнальный вход соединен с выходом первого запоминающего блока 5. Выход четвертого коммутатора 12 соединен со вторым сигнальным входом анализирующего блока 4. Второй выход последнего соединен с управляющими входами первого блока 5 и второго блока 8 запоминающих и сигнальным входом блока принятия решения 7. Командный вход последнего соединен с выходом дополнительного блока управления 14 и вторыми сигнальными входами первый трех коммутаторов 9-11. Выход первого коммутатора 9 соединен с управляющим входом накапливающего сумматора 2 и сигнальным входом второго запоминающего блока 8, выход второго коммутатора 10 с управляющим входом блока декодирования 3, а выход коммутатора 11 третьего с управляющим входом анализирующего блока 4. Выход блока принятия решения 7 соединен с командными входами дополнительного блока управления 14 и блока вывода 15, управляющие входы которых подключены к выходу блока управления 6. Сигнальный вход блока вывода 14 объединен со входом вычислителя 13 и выходом второго запоминающего блока 8. Выходом обнаружителя фазокодированных сигналов является выход блока вывода 15. Отсчетный блок 1 производит формирование квантовых по времени и амплитуде выборочных значений входного сигнала. Затем квантованные выборки интегрируются в соответствующей ячейке накапливающего сумматора 2. Накопленные значения выборок декодируются в соответствии с фазовым кодом блоком декодирования 3, где также реализуется преобразование по выражению (2). Анализирующий блок 4 реализует проверку в соответствии с алгоритмом (1) как для основного, так и для вспомогательного алгоритма. Первый запоминающий блок 5 служит для хранения части выражения (1) при выполнении этого неравенства в процессе работы устройства по основному алгоритму и аналогичной величины при работе устройства по вспомогательному алгоритму. Блок управления 6 обеспечивает синхронную работу обнаружителя фазокодированных сигналов в процессе накопления выборок и работы по основному алгоритму. Блок принятия решения 7 на основании результатов работы по основному и вспомогательному алгоритмам выносит окончательное решение о наличии сигнала. Второй запоминающий блок 8 обеспечивает хранение номера ячейки накапливающего сумматора 2, для которой выполнялись условия основного или вспомогательного алгоритмов. Все коммутаторы обеспечивают переход от работы по основному алгоритму к работе по вспомогательному алгоритму и наоборот. Вычислитель 13 рассчитывает значения границ, в пределах которых проводится анализ вспомогательным алгоритмом. Дополнительный блок управления 14 обеспечивает работу обнаружителя фазокодированных сигналов в процессе работы вспомогательного алгоритма. Блок вывода 15 обеспечивает формирование выходного сигнала обнаружителя фазокодированных сигналов. Блок 1 отсчетный содержит (фиг. 3) элемент И 16, первый вход которого соединен с входом отсчетного блока 1, а выход со входом S RS-триггера 17. Первый вход элемента И 16 через НЕ 18 подключен к первому входу элемента И 19, выход которой подан на вход R-триггера 17. Вход отсчетного блока 1 соединен также с первым входом элемента И 20, выход которой подключен ко входу S триггера 21, а вход R последнего к выходу элемента И 22. Первый вход элемента И 22 подан на выход инвертора 18. Вторые входы элементов И 16, И 19, И 20, И 22 образуют вход управления, а выходы Q триггеров 17, 21 выход отсчетного блока 1. Накапливающий сумматор 2 (фиг. 4) содержит элемент И 23, выход которого соединен с первым входом элемента ИЛИ 24, второй вход которого соединен с выходом элемента И 25. Первые входы элементов И 23, И 25 составляют вход накапливающего сумматора 2. Выход элемента ИЛИ 24 соединен с первым сигнальным входом арифметико-логического устройства 26, начиная с второго разряда. Первый разряд первого сигнального входа арифметико-логического устройства 26 соединен с источником напряжения уровня логической единицы. Выход арифметико-логического устройства 26 через буферный регистр 27, оперативное запоминающее устройство 28 соединен с вторым своим входом и выходом накапливающего сумматора 2. Управляющие входы арифметико-логического устройства 26, буферного регистра 27 оперативного запоминающего устройства 28 подключены к выходу элемента ИЛИ 29, первый вход которого соединен со вторым входом элемента И 23, второй вход со вторым входом элемента И 25. Три входа элемента ИЛИ 29 и адресный вход оперативного запоминающего устройства 28 составляют вход управления накапливающего сумматора 2. Блок декодирования 3 (фиг. 5) содержит последовательно включенные арифметико-логическое устройство 30, буферные регистры 31 и 32, причем выход последнего соединен с первым сигнальным входом арифметико-логического устройства 30 и выходом блока декодирования 3. Управляющие входы арифметико-логического устройства 30, буферного регистра 31 соединены через инвертор 33 с управляющим входом буферного регистра 32. Выход элемента И 34 соединен с первым входом элемента ИЛИ 35, на второй вход которого подан выход инвертора 36 через цепь первый вход-выход элемента И 37. Второй вход элемента И 34 соединен с выходом последовательно включенных элементов И 38 и ИЛИ 39 и через инвертор 40 с вторым входом элемента И 37. Второй вход элемента ИЛИ 39 соединен с выходом инвертора 41 через элемент И 42. Второй вход последнего подан на выход инвертора 43. Выход элемента ИЛИ 35 соединен со входом переноса арифметико-логического устройства 30 и входом управления арифметико-логического устройства 44, выход которого соединен со вторым сигнальным входом арифметико- логического устройства 30, а второй вход (соединенный с первым входом элемента И 34, входом инвертора 36, вторым входом элемента И 38 и входом инвертора 43) совместно с первым образуют вход блока декодирования 3. Первый вход элемента И 38 соединен со входом инвертора 41. Входы инверторов 33 и 41 образуют управляющий вход блока декодирования 3. Анализирующий блок 4 (фиг. 6) содержит последовательно включенные арифметико-логическое устройство 45, регистр 46 и схему сравнения 47, второй вход которой подключен к выходу арифметико-логического устройства 45 через регистр 48. Выход схемы сравнения 47 подан на первый вход мультиплексора 49 непосредственно, а на второй вход последнего через инвертор 50. Первый и второй входы мультиплексора 49 соединены соответственно со вторым и первым входами мультиплексора 51. Выход регистра 46 соединен с первым сигнальным входом мультиплексора 49 и вторым сигнальными входом мультиплексора 51. Выход регистра 48 подан на второй сигнальный вход мультиплексора 49 и первый сигнальный вход мультиплексора 51. Выход мультиплексора 49 соединен со вторым выходом анализирующего блока 4 через последовательную цепь: арифметико-логическое устройство 52, схема сравнения 53, элемент И 54. Вторые входы арифметико-логического устройства 52 и схемы сравнения 53 соединены соответственно с выходом мультиплексора 51 и сигнальным входом анализирующего блока 4, первый выход которого подключен к выходу арифметико-логического устройства 52, вход управления образован управляющими входами регистров 48, 46 и вторым входом элемента И 54. Управляющий вход и вход переноса арифметико-логического устройства 45 соединены и совместно с сигнальным входом последнего образуют вход анализирующего блока 4. Первый (второй) запоминающий блок 5 (8) содержит регистр 55 (фиг. 7), сигнальные входы которого образуют вход первого запоминающего блока 5, выход последнего образуют сигнальные выходы того же регистра. Его управляющий вход подключен ко входу управления первого запоминающего блока 5. Блок управления 6 работает в соответствии с алгоритмом, приведенным на фиг. 8, и формирует необходимые для реализации основного алгоритма сигналы. Блок принятия решения 7 содержит элементы, приведенные на фиг. 9. Сигнальный вход блока принятия решения 7 подключен к первым входам элементов И 56 и 60, вход управления первым входам элементов ИЛИ 57 и 62, а командный вход образован входом формирователя 64, первым входом элемента И 67 (соединенным также с первыми входами элементов И 72 и 76), первым (соединенным с первым входом элемента И 71) и вторым (соединенным с вторыми входами элементов И 73 и 74) входами элемента ИЛИ 68. Выход блока принятия решения 7 образован выходом формирователя 59 (соединенным с входами R триггера 58, S триггера 66, первым входом элемента ИЛИ 69 и R триггера 75), выходом Q триггера 58 (соединен также со вторым входом элемента И 60), выходами элементов И 67, 72 и 76 (соединен также с вторым входом элемента ИЛИ 57). Выход Q триггера 75 соединен со вторым входом элемента И 76. Выход элемента И 56 соединен со входом формирователя 59, выход элемента ИЛИ 57 с входом S триггера 58, выход Q последнего со вторым входом элемента И 56, выход элемента И 60 со входом S триггера 61, а выход элемента ИЛИ 62 с входом R того же триггера. Выход Q триггера 61 соединен с вторым входом элемента И 63, первый вход которого подан на первый выход формирователя 64, второй выход этого формирователя на второй вход элемента ИЛИ 62. Выход элемента ИЛИ 63 подключен к вторым входом элементов И 65, 71 и первым входам элементов И 73, 74, а выход последнего к входу S триггера 75. Выход элемента ИЛИ 68 соединен с первым входом элемента И 65, выход последнего со входом R-триггера 70. Вход S триггера 70 соединен с выходом элемента И 71, а выход Q указанного триггера 70 с вторым входом элемента И 72. Коммутаторы 9-12 представляют собой мультиплексоры, которые в зависимости от значения сигнала на управляющем входе, пропускают на выход сигнал с первого или второго сигнальных входов. Вычислитель 13 (фиг. 10) состоит из арифметико-логических устройств 77 и 78. Их первые сигнальные входы соединены между собой и со входом вычислителя 13, а выходы совместно с входом вычислителя 13 образуют выход последнего. На вторые сигнальные входы обоих арифметико-логических устройств подан код размера зоны, в которой будет работать вспомогательный алгоритм. На управляющий вход арифметико-логического устройства 77 подан код операции сложения, а арифметико-логического устройства 78 операции вычитания. Дополнительный блок управления 14 обеспечивает синхронизацию всех устройств обнаружения фазокодированных сигналов в процессе работы вспомогательного алгоритма в соответствии с алгоритмом, приведенным на фиг. 11. Блок вывода 15 (фиг. 12) содержит арифметико-логическое устройство 79, первый вход которого является сигнальным входом блока вывода 15, второй вход соединен с выходом мультиплексора 80, а третий (соединенный с третьим входом мультиплексора 80 и первым входом элемента ИЛИ 81) совместно со вторым входом элемента ИЛИ 81 образуют командный вход блока вывода 15. На первый вход мультиплексора 80 подан код периода повторения сигналов станций ЛОРАН-С, а на второй код логического нуля. Выход элемента ИЛИ 81 соединен со входом S триггера 82, вход R которого является управляющим входом блока вывода 15, а выход Q совместно с выходом арифметико-логического устройства 79 образуют выход блока вывода 15. Работа обнаружителя фазокодированных сигналов происходит следующим образом. Входной сигнал обнаружителя фазокодированных сигналов поступает на вход отсчетного блока 1, т.е. на первые входы элементов И 16, 20 и вход инвертора 18. На вторые входы элементов И 16, 19 поступают узкие стробирующие импульсы с периодом повторения, равным величине дискрета поиска (например, длительностью 1 мкс с периодом 100 мкс). На вторые входы элементов И 20, 22 поступает последовательность стробирующих импульсов, аналогичная первой, но задержанная относительно нее на четверть периода несущей сигналов ЛОРАН-С. Следовательно на триггерах 17 и 21 образуются квадратурные выборки, причем уровень логического нуля на выходах Q этих триггеров соответствует случаю совпадения выборки сигнала со стробом (положительные выборки), а уровень логической единицы случаю несовпадения (отрицательной выборки). Т.о. такое построение отсчетного блока 1 обеспечивает бинарное квантование временных выборок. Бинарно квантованные сигналы с выхода отсчетного блока 1 поступают на первые входы элементов И 23 (первая квадратура) и 25 (вторая квадратура) накапливающего сумматора 2. Сигналы на их вторых входах обеспечивают раздельное во времени накопление выборок. Разделенные таким образом во времени сигналы объединяются на элементе ИЛИ 24, причем выход последней соединен со старшими разрядами (начиная со второго) первого сигнального входа арифметико-логического устройства 26. На первый разряд его первого сигнального входа постоянно подается код логической единицы. Т.о. положительные выборки представляются двоичным числом с единицей в младшем разряде и нулем в старших, а отрицательные двоичным числом с единицей во всех разрядах. При появлении управляющего сигнала на выходе элемента ИЛИ 29 осуществляется чтение числа из оперативного запоминающего устройства 28, причем адрес числа определяется кодом на адресном входе последнего (адрес задает блок управления 6 для основного и дополнительный блок управления 14 для вспомогательного алгоритмов), сложение чисел в арифметико-логическом устройстве 26 и их запись в буферный регистр 27. При окончании сигнала на выходе элемента ИЛИ 29 результат из буферного регистра 27 переписывается в оперативное запоминающее устройство 28. Управляющие сигналы на двух первых входах элемента ИЛИ 29 следуют синхронно со взятием выборок в отсчетном блоке 1, а управляющий сигнал на третьем входе ИЛИ 29 появляется на время принятия решения по основному и вспомогательному алгоритмам, поэтому на этот период времени запись сигналов в оперативное запоминающее устройство не происходит. Известно, что система ЛОРАН-С использует фазовое кодирование своих сигналов, поэтому при обработке осуществляется обратная операция фазового декодирования, при которой декодированной выборке присваивается значение единицы, если знак сигнала фазового кода совпадает со знаком сигнала выборки, и минус единицы в противном случае. Затем декодированные выборки используются в алгоритме принятия решения (в рассматриваемом случае в соответствии с выражением (2) должны суммироваться). Все эти операции проводятся в блоке декодирования 3, для чего знаковый разряд его входного сигнала поступает на первый вход элемента И 34 и связанные с ним входы инверторов 36 и 43, элемента И 38, арифметико-логического устройства 44, а остальные разряды на первый вход арифметико-логического устройства 44. Легко установить, что сигнал логической единицы на выходе элемента ИЛИ 39 появится только при совпадении уровней сигнала фазового кода, который подан на первый вход элемента И 38 и вход инвертора 41, и сигнала знакового разряда ("единица" на выходе элемента И 38, если оба сигнала имеют "единичный" уровень, "единица" на выходе элемента И 42, если оба сигнала имеют "нулевой" уровень). Появление сигнала логической единицы на выходе элемента ИЛИ 35 свидетельствует о необходимости инверсии входного сигнала блока декодирования 3 и прибавления "единицы" в младшем разряде при формировании числа в соответствии с выражением (2). Это необходимо производить в тех случаях, когда входной сигнал блока декодирования 3 отрицательный, а фазовый код имеет тот же знак (в этой ситуации появляется "единица" на выходе элемента И 34), или выходной сигнал положительный, а фазовый код соответствует отрицательному числу появляется "единица" на выходе элемента И 37). Инверсию входного сигнала производит арифметико-логическое устройство 44 по команде на своем управляющем входе. Текущее значение суммы по выражению (2) образует арифметико-логическое устройство 30 и буферный регистр 31 по команде на своем управляющем входе. При отсутствии управляющего сигнала на соответствующем входе арифметико-логического устройства 30 на выходе инвертора 33 возникает сигнал логической единицы, по которому результат суммирования заносится в буферный регистр 32. Сигнал с выхода блока декодирования 3 поступает на анализирующий блок 4, причем знак этого числа подан на управляющий вход и вход переноса арифметико-логического устройства 45. Это обеспечивает непосредственную передачу на выход арифметико-логического устройства 45 положительных чисел и инверсию отрицательных чисел с добавлением единицы в младшем разряде, т.е. арифметико-логическое устройство 45 формирует модуль входного числа. Управляющие сигналы на соответствующих входах регистров 46, 48 обеспечивают запись в первый из них накопленных декодированных выборок первой квадратуры, а во второй второй квадратуры. Сигнал логической единицы на выход схемы сравнения 47 свидетельствует о большем накоплении в первой квадратуре, а логического нуля во второй квадратуре. В первом случае на выходе мультиплексора 49 появляется удвоенное число из регистра 46, а во втором удвоенное число из регистра 48. Для этого первый выходной разряд регистра 46 соединен со вторым разрядом первого сигнального входа мультиплексора 49, второй разряд регистра 46 с третьим разрядом первого сигнального входа мультиплексора 49 и т.д. Аналогичным образом соединен выход регистра 48 и второй сигнальный вход мультиплексора 49. На первые разряды обоих сигнальных входов мультиплексора 49 подан уровень логического нуля с третьего сигнального входа мультиплексора 49. На выход мультиплексора 51 всегда будет подан выход того из регистров 46, 48, в котором оказалось меньшее число. На выходе арифметико-логического устройства 52 формируется левая часть выражения (1) с удвоенной максимальной выборкой, которая и поступит на первый выход анализирующего блока 4. Она же в схеме сравнения 53 будет сравнена с кодом на сигнальном входе анализирующего блока 4. Результат сравнения считывается сигналом на втором входе элемента И 54. Первый (второй) запоминающий блок 5 (8) запоминает в регистре 55 сигнал, поступающий на его вход с анализирующего блока 4 (первого коммутатора 9), по команде с управляющего входа. Одновременно эта информация транслируется на выход. Управляющие сигналы для основного алгоритма формируются в блоке управления 6 в соответствии с алгоритмом на фиг. 8, который начинается начальной установкой таймера реального времени (ТРВ) и адреса, выдаваемого на адресный вход оперативного запоминающего устройства 28 в накапливающем сумматоре 2 (АСН в (1)). В (2) формируется импульс начальной установки (НУ) для других блоков обнаружения фазокодированных сигналов. При условии (3) формируется сигнал логической единицы на второй вход элемента И 16 в отсчетном блоке 1 (строб первой квадратуры) в (4). В (5) осуществляется счет таймера реального времени с требуемым дискретом Δ (например, с дискретом 0,1 мкс). В (6) проверяется условие необходимости формирования строба второй квадратуры. При его выполнении этот строб с помощью (7) выдается на второй вход элемента И 20 в отсчетном блоке 1. В течение времени, определяемом условием (8), выдается необходимый сигнал на второй вход элемента И 23 в накапливающем сумматоре 2 (9). При условии в (10) аналогичный сигнал выдается на второй вход элемента И 25 в накапливающем сумматоре 2 с помощью (11). При выполнении условий в (12) изменяется адрес для накапливающего сумматора 2. Если очередной интервал в 100 мкс не окончился, что (14) продолжит работу таймера реального времени. В противном случае условие в (14) будет выполнено и (15) установит таймер реального времени в исходное состояние, а (16) увеличит содержимое таймера периода повторения (ТТП) на 100 мкс. Если период фазового кода (величиной 2 Тп) не окончен, то (17) вернет процесс к (3). В противном случае (18) осуществит счет времени накопления (ТН) и сброс в исходное состояние таймера периода повторения и адреса накапливающего сумматора. Если накопление не завершено, то (19) вернет процесс в (3). При завершении накопления начинается анализ по основному алгоритму. Он начинается с начальных установок адреса накапливающего сумматора, вспомогательного адреса накапливающего сумматора (АСН1) и счетчика импульса номера пачки сигналов ЛОРАН-С (1). С помощью (21) задается соответствующий потенциал на третий вход элемента ИЛИ 29 в накапливающем сумматоре 2, а (22) транслирует фазовый код 1-го импульса ведущей станции на первый вход элемента И 38 в блоке декодирования 3. (23) выдает импульс на вход управления арифметико-логического устройства 30 в блоке декодирования 3, (24) изменяет номер импульса пачки. Если условия в (25) и (27) не выполнены, то вспомогательный адрес накапливающего сумматора выбирает следующий импульс пачки, отстоящий от данного на 1000 мкс (F(1000) функции преобразования смещения на 1000 мкс в эквивалентное смещение адресного пространства. Так при дискрете поиска в 100 мкс величина F(1000) 1000/100 10). Если выполняется условие в (25), то (26) осуществляет переход к первому импульсу пачки сигналов ЛОРАН-С в следующем полупериоде фазового кода. Если выполняется условие в (27), то (34) осуществляет подготовку к анализу следующего временного интервала. В силу совместной работы (12) и (13) сигналы, относящиеся к первой квадратуре, окажутся в четных адресах оперативного запоминающего устройства 28 в накапливающем сумматоре, а сигналы, относящиеся ко второй квадратуре, в нечетных адресах. Поэтому при появлении нечетного значения вспомогательного адреса накапливающего сумматора (35) запишет число в регистр 46 в анализирующем блоке 4, а четное значение того же адреса с помощью (36) запишет число в регистр 48 того же блока. (37) обеспечит через элемент И 54 в анализирующем блоке 4 чтение результатов по основному алгоритму. Если выражение (1) принятия решения по основному алгоритму не выполнено, то (38) направит процесс к проверке возможности продолжения анализа по основному алгоритму с помощью (39). Если такая возможность есть, то процесс идет к (29), а в противном случае к (1), т.е. повторению накопления. Если выражение (1) выполнено, то (38) прервет работу блока управления 6 на время анализа по вспомогательному алгоритму. При обнаружении основным алгоритмом не основного пика корреляционной функции, возврат из вспомогательного алгоритма к основному осуществляется путем обращения к (39). В связи с тем, что адресное пространство оперативного запоминающего устройства 28 принадлежит области 0-А_макс, а сигнал станции может занимать случайное положение относительно этого пространства, то в процессе работы основного алгоритма в (26), (28) и (34) могут быть получены дополнительные адреса накапливающего сумматора больше А_макс или меньше нуля. (29)-(33) согласует адресное пространство и величину вспомогательного адреса. В блоке принятия решения 7 под действием сигнала накальной установки от блока управления 6 (фиг. 8 в (2)) триггеры 58 и 61 находятся в исходном состоянии, при котором на вторые входы элементов И 56 и 63 подаются соответственно разрешающий и запрещающий потенциалы. При выполнении условия (1) на входе блока принятия решения 7 появится сигнал, под влиянием cпада которого формирователь 59 сформирует импульс запуска дополнительного блока управления 14. Этот же сигнал переведет триггер 58 в состояние Q и установит начальное состояние триггеров 86, 70, 75. Т.о. следующий входной импульс блока принятия решения 7 не пройдет через элемент И 56, но пройдет через элемент И 60, а установленное состояние триггера 58 запретит продолжение работы блока управления 6 (см. фиг. 8 в (38)) и разрешит прохождение через коммутаторы 9-11 сигналов от дополнительного блока управления 14, а через коммутатор 12 сигнала с выхода первого запоминающего блока 5. Эти переключения переводят обнаружитель фазокодированных сигналов в режим работы по вспомогательному алгоритму, при котором в правой части выражения (1) используется число из первого запоминающего блока 5. Как следует из приведенного описания, в процессе работы основного алгоритма сюда при выполнении выражения (1) будет записана правая максимальная часть неравенств. Т.о. при работе вспомогательного алгоритма решение будет приниматься по результатам обработки фазокодированных сигналов с максимальной статистикой. Вспомогательный алгоритм работает последовательно во времени с четырьмя фазовыми кодами: сначала с фазовым кодом ведущей станции для нечетного периода фазового кода на области оперативного запоминающего устройства 28 от места выполнения основного алгоритма (этот адрес хранится во втором запоминающем блоке 8) до адреса оперативного запоминающего устройства 28, смещенного на F(7000). Если на этом интервале вспомогательный алгоритм не выполнен, то анализ продолжается с фазовым кодом ведущей станции для четного периода на адресном пространстве плюс-минус F(7000) относительно адреса во втором запоминающем блоке 8. Если и для этого фазового кода условие вспомогательного алгоритма не выполнено, то анализ продолжается на том же адресном пространстве оперативного запоминающего устройства 28 с фазовым кодом нечетного периода ведомой. При невыполнении вспомогательного алгоритма и в этом случае анализ повторяется для четного периода фазового кода ведомой. Если и в этом случае порог вспомогательного алгоритма не превышен, то принимается решение об обнаружении сигнала ведущей станции с фазовым кодом нечетного периода в ячейке оперативного запоминающего устройства 28, адрес которой находится во втором запоминающем блоке 8. Если максимальная статистика окажется по адресу из указанного выше диапазона с фазовым кодом ведущей нечетного или четного периода, то принимается решение об обнаружении ведущей станции в ячейке по адресу во втором запоминающем блоке 8 с соответствующим фазовым кодом. Если максимальная статистика окажется при анализе с любым фазовым кодом ведомой, то принимается решение об обнаружении бокового пика взаимокорреляционной функции и обнаружитель фазокодированных сигналов возвращается к работе по основному алгоритму. При выполнении вспомогательного алгоритма на вход блока принятия решения 7 поступит сигнал, который через элемент И 60 установит триггер 61 в состояние Q. После окончания формирования по выражению (2) на вход формирователя 64 поступит сигнал. По нему сигнал с первого выхода формирователя 64 прочтет состояние триггера 61 через элемент И 63, а сигнал со второго выхода формирователя 64 вернет триггер 61 в исходное состояние. Если вспомогательный алгоритм обнаружил максимальную статистику при работе с нечетным периодом фазового кода ведущей, то состояние триггеров 66, 70, 75 не изменится под действием сигнала от элемента И 63 по сравнению с исходным (после перехода к работе по вспомогательному алгоритму). Если вспомогательный алгоритм обнаружил максимальную статистику при работе с четным периодом фазового кода (при работе с этим фазовым кодом появится сигнал на первом входе элемента ИЛИ 68), то сигнал с элемента И 63 через элемент И 65 установит триггер 66 в состояние Q, а через элемент И 71 в состояние Q установит триггер 70. При обнаружении максимальной статистики в случае работы по вспомогательному алгоритму с любым фазовым кодом ведомой (признак наличие сигнала логической единицы на втором входе элемента ИЛИ 68) сигнал с выхода элемента И 63 установит через элемент И 65 в состояние Q триггер 66, через элементы И 73 и ИЛИ 69 в состояние Q триггер 70, а через элемент И 74 в состояние Q триггер 75. При окончании анализа по вспомогательному алгоритму (признак появление сигнала логической единицы на первом входе элемента И 67) осуществляется опрос триггеров 66, 70, 75 через соответственно элементы И 67, И 72 и И 76. Появление сигнала на выходе элемента И 76 свидетельствует об обнаружении основным алгоритмом не основного пика взаимокорреляцинной функции и необходимости продолжения работы основного алгоритма. В этом случае блок принятия решения 7 возвращается в исходное состояние сигналом от элемента И 76 через элемент ИЛИ 57. Вычислитель 13 формирует указанные выше границы адресного пространства для работы вспомогательного алгоритма и транслирует данные второго запоминающего блока 38. Для этого на первые сигнальные входы арифметико-логических устройств 77, 78 и выход вычислитель 13 подается сигнал от второго запоминающего блока. Сигналами на управляющих входах арифметико-логическое устройство 77 переводится в режим слежения, а 78 в режим вычитания. На их вторые сигнальные входы подается код величины F (7000). Благодаря такому включению на выходе арифметико-логического устройства 77 получается сигнал кода величины А_макс + F (7000), а на выходе арифметико-логического устройства 78 величина А_макс F(7000). Блок управления 14 работает следующим образом (фиг. 11). После проведения всех начальных установок (1) дополнительный блок управления 14 ожидает сигнал от Ф 59 в блоке принятия решения 7 (2). При появлении последнего (3) обеспечивает образование нового анализируемого адреса и начальные установки номера импульса пачки 1 и номера фазового кода К, для которого проводится анализ по вспомогательному алгоритму (5) в соответствии с величинами I и К подает текущее значение фазового кода на первый вход элемента И 36 в блоке декодирования 3, а в (6) подает сигнал на вход инвертора 33 в блоке декодирования 3 и третий вход элемента ИЛИ 29 в накапливающем сумматоре 2. После получения текущего значения напряжения (2) осуществляется смена номера импульса пачки в (7). Дальнейшая работа дополнительного блока управления 14 до (22) совпадает с работой блока управления 6 на участке от (25) до (38). В (22) дополнительный блок управления 14 готовит адрес для анализа следующей позиции корреляционной функции. После проверки окончания работы вспомогательного алгоритма с данным фазовым кодом в установленной зоне адресов в (23) обеспечивается продолжение анализа с тем же фазовым кодом (переход в (16) или переход к анализу с фазовым кодом ведущей в четном периоде (по цепи (24), (25), (26)) или с фазовым кодом ведомой в нечетном периоде (по цепи (24), (27), (28), (29), (30)) или с фазовым кодом ведомой в четном периоде (по цепи (24), (27), (32), (33), (29), (30)). По окончании работы вспомогательного алгоритма выполяется генерация сигналов его завершения в (34), (35). Арифметико-логическое устройство 79 в блоке вывода 15 обеспечивает получение суммы сигнала А_макс (поступает на первый вход арифметико-логического устройства 79) с сигналом на втором входе арифметико-логического устройства 79, который может принимать значение логического нуля при обнаружении ведущей станции в нечетном периоде фазофого кода ведущей или значение F (Т_п) при обнаружении ведущей станции в четном периоде фазового кода ведущей. Конкретное значение сигнала задает мультиплексор 80, для чего на его первые два входа поданы сигналы соответствующих кодов, а на третий вход сигнал с выхода элемента И 67 в блоке принятия решения 7. На второй вход элемента ИЛИ 81 поступает сигнал с выхода элемента И 72 в блоке принятия решения 7. Исходное состояние триггера 82 задает импульс НУ от блока управления 6 (см. (2) на фиг. 8). Элемент ИЛИ 81 обеспечивает изменение исходного состояния триггера 82 при обнаружении сигнала ведущей станции в нечетном или четном периоде фазового кода ведущей. Как следует из приведенного описания обнаружитель фазокодированных сигналов легко реализуется на элементах цифровой техники ИМС серый 133, 134, 533 и им подобных. Возможна и программная реализация в ЭВМ. Технико-экономическим преимуществом предлагаемого устройства по сравнению с прототипом является пониженная вероятность ложной тревоги. Действительно, вероятность ложной тревоги прототипа в точке i -4 (фиг. 14 г) определяется выражением
F^че_вк^т(i -4) P^че_вк^т_осн(i -4)(i=4)
(i) 1-P^че_вк^т_всп(i) где Р_{вк осн}^чет (i -4) вероятность обнаружения сигнала в указанной точке основным алгоритмом:
Р_{вк всп}^чет (i) вероятность обнаружения сигнала вспомогательным алгоритмом в точке i 4 (фиг. 14 г). Аналогичная величина для предлагаемого устройства определяется выражением
Fʹ^че_вк^т(i -4) P (i -4)(i)
Р_всп (i) 1 P_всп (i), где Р'_{вк осн}^чет (i -4) вероятность обнаружения сигнала в указанной точке основным алгоритмом;
Р_всп(i) вероятность обнаружения сигнала в любой из анализуемых точек вспомогательным алгоритмом, причем
(-)] ×, где Р_вк^чет(i) вероятность правильного принятия решения вспомогательным алгоритмом в соответствующей точке фиг. 14г;
Р_ак^чет(i) вероятность правильного принятия решения вспомогательным алгоритмом в соответствующей точке фиг. 13г;
Р_ак^неч(i 0) вероятность правильного принятия решения вспомогательным алгоритмом в точке i 0 (фиг. 13б). При выводе этих выражений вероятность принятия решения о наличии сигнала на позициях с нулевым отношением сигнал/шум вспомогательным алгоритмом принималась равной нулю. В силу очевидного неравенства
< [1-P^не_ак^ч(i 0)] очевидно соотношение
F_вк^чет(i -4) < Р'_{вк осн}^чет[1 P_ак^неч(i 0)] При одинаковых основных алгоритмах
Р_{вк осн}^чет Р'_{вк осн}^чет величины
Р_{вк всп}^чет и Р_ак^чет(i 0) являются монотонными функциями отношения сигнал/шум (5, стр. 85), поэтому при одинаковых вспомогательных алгоритмах
Р_{вк всп}^чет Z(ρ_{бок вк}(i 4)) <<BR> <Р<SUB>акнеч(i 0) Z(ρ_осн) и
F_вк^чет(i -4) > F'_вк^чет(i -4). Аналогичным образом можно показать справедливость утверждения об уменьшении вероятности ложной тревоги в предлагаемом устройстве по сравнению с прототипом для любого значения величины i из фиг. 13, 14. Это объясняется тем, что в прототипе вспомогательный алгоритм всегда использует смешанные выборки, а в предлагаемом устройстве одна из выборок будет полностью принадлежать области сигнала с правильным фазовым декодированием (точка i 0 фиг. 13б).

Формула изобретения

ОБНАРУЖИТЕЛЬ ФАЗОКОДИРОВАННЫХ СИГНАЛОВ, содержащий последовательно соединенные отсчетный блок, вход которого является входом обнаружителя, накапливающий сумматор, блок декорирования, анализирующий блок и первый запоминающий блок, выход блока управления соединен с управляющими входами отсчетного блока и блока принятия решения, выход которого соединен с входом блока управления, второй запоминающий блок, отличающийся тем, что, с целью снижения вероятности ложных тревог, в него введены четыре коммутатора, блок вывода и последовательно включенные вычислитель и дополнительный блок управления, управляющие входы всех коммутаторов соединены с выходом блока принятия решения, первые сигнальные входы первого, второго и третьего коммутаторов соединены с выходом блока управления, первый сигнальный вход четвертого коммутатора является входом сигнала кода пороговой величины, а второй сигнальный вход соединен с выходом первого запоминающего блока, выход четвертого коммутатора соединен с вторым сигнальным входом анализирующего блока, второй вход которого соединен с управляющими входами первого и второго запоминающих блоков и сигнальным входом блока принятия решения, командный вход которого соединен с выходом дополнительного блока управления и вторыми сигналами входами первых трех коммутаторов, выход первого коммутатора соединен с управляющим входом накапливающего сумматора и сигнальным входом второго запоминающего блока, выход второго коммутатора соединен с управляющим входом блока декодирования, выход третьего коммутатора соединен с управляющим входом анализируемого блока, выход блока принятия решения соединен с командными входами дополнительного блока управления и блока вывода, управляющие входы которых подключены к выходу блока управления, сигнальный вход блока вывода объединен с входом вычислителя и подключен к выходу второго запоминающего блока, а выход блока вывода является выходом обнаружителя фазокодированных сигналов.

РИСУНКИ

Рисунок 1, Рисунок 2, Рисунок 3, Рисунок 4, Рисунок 5, Рисунок 6, Рисунок 7, Рисунок 8, Рисунок 9, Рисунок 10, Рисунок 11, Рисунок 12, Рисунок 13, Рисунок 14, Рисунок 15, Рисунок 16, Рисунок 17

MM4A Досрочное прекращение действия патента Российской Федерации на изобретение из-за неуплаты в установленный срок пошлины за поддержание патента в силе

Номер и год публикации бюллетеня: 29-2000

Извещение опубликовано: 20.10.2000        

---